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실리콘 나노와이어;상기 실리콘 나노와이어를 감싸며 형성된 액티브 영역;상기 액티브 영역을 감싸며 형성된 게이트 절연막; 및상기 게이트 절연막을 감싸며 형성된 게이트를 포함하여 구성되되,상기 액티브 영역은 상기 실리콘 나노와이어를 둘러싸는 실리콘 게르마늄층과, 상기 실리콘 게르마늄층을 둘러싸는 게르마늄층으로 구성된 것이고,상기 게이트 절연막은 실리콘 산화막인 것을 특징으로 하는 트랜지스터
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제 1 항에 있어서,상기 게이트의 양 측면에는 상기 액티브 영역을 감싸며 소스 및 드레인 전극이 각각 형성된 것을 특징으로 하는 트랜지스터
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제 2 항에 있어서,상기 액티브 영역 중 상기 소스 및 드레인 전극이 감싸는 부분에는 소스 및 드레인 영역이 형성되고,상기 액티브 영역 중 상기 소스/드레인 영역을 제외한 나머지 부분은 바디 또는 채널영역으로 형성된 것을 특징으로 하는 트랜지스터
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제 3 항에 있어서,상기 소스 및 드레인 영역에는 p형 불순물이 1016~1019/cm3 농도로 도핑 되고,상기 채널영역은 불순물이 도핑되지 않거나 n형 불순물이 1018/cm3 이하의 농도로 도핑된 것을 특징으로 하는 트랜지스터
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제 1 항에 있어서,상기 액티브 영역의 양단에 소스 및 드레인 전극이 각각 형성된 것을 특징으로 하는 트랜지스터
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제 5 항에 있어서,상기 액티브 영역의 양단에 소스 및 드레인 영역이 형성되고,상기 소스 및 드레인 전극은 상기 소스 및 드레인 영역에 각각 접하며 형성된 것을 특징으로 하는 트랜지스터
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제 6 항에 있어서,상기 소스 및 드레인 영역에는 p형 불순물이 1016~1019/cm3 농도로 도핑 되고,상기 액티브 영역 중 상기 소스/드레인 영역을 제외한 나머지 부분에는 불순물이 도핑되지 않거나 n형 불순물이 1018/cm3 이하의 농도로 도핑된 것을 특징으로 하는 트랜지스터
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8
제 1 항 내지 제 7 항 중 어느 한 항에 있어서,상기 액티브 영역, 상기 게이트 절연막 및 상기 게이트는 각각 원통형으로 감싸는 것을 특징으로 하는 트랜지스터
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제 8 항에 있어서,상기 액티브 영역은 1~5 nm의 두께로 형성된 것을 특징으로 하는 트랜지스터
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삭제
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제 1 항에 있어서,상기 게르마늄층의 두께는 1~5 nm인 것을 특징으로 하는 트랜지스터
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실리콘 나노와이어를 준비하는 제 1 단계;상기 실리콘 나노와이어를 감싸며 실리콘 게르마늄층을 형성하는 제 2 단계;산화공정을 통해 상기 실리콘 게르마늄층에서 실리콘만 선택적으로 산화시켜 게르마늄 함량이 높은 액티브 영역과 실리콘 산화막을 동시에 형성하는 제 3 단계; 및상기 실리콘 산화막을 감싸며 게이트를 형성하는 제 4 단계를 포함하여 구성된 것을 특징으로 하는 트랜지스터의 제조방법
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제 12 항에 있어서,상기 액티브 영역은 상기 산화공정으로 응축된 게르마늄층으로 형성되는 것을 특징으로 하는 트랜지스터의 제조방법
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제 13 항에 있어서,상기 제 3 단계는 상기 실리콘 산화막을 식각하여 게이트 절연막으로 형성하는 공정을 더 포함하는 것을 특징으로 하는 트랜지스터의 제조방법
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제 14 항에 있어서,상기 제 3 단계는 상기 실리콘 산화막을 식각하여 상기 실리콘 나노와이어의 양 측에 상기 게르마늄층이 드러나게 식각하여 소스 및 드레인 컨택부를 형성하는 공정을 더 포함하고,상기 제 4 단계는 상기 게이트와 함께 상기 소스 및 드레인 컨택부에 소스 및 드레인 전극을 동시에 형성하는 것을 특징으로 하는 트랜지스터의 제조방법
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16
제 14 항에 있어서,상기 제 4 단계는 상기 게이트와 함께 상기 게르마늄층의 양단에 소스 및 드레인 전극을 동시에 형성하는 것을 특징으로 하는 트랜지스터의 제조방법
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제 14 항에 있어서,상기 제 4 단계는 상기 게이트를 형성한 후 이온주입공정을 더 진행하여 상기 액티브 영역의 양단에 소스 및 드레인 영역을 형성하는 것을 특징으로 하는 트랜지스터의 제조방법
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제 12 항 내지 제 17 항 중 어느 한 항에 있어서,상기 액티브 영역, 상기 실리콘 산화막 및 상기 게이트는 각각 원통형으로 감싸며 형성되는 것을 특징으로 하는 트랜지스터의 제조방법
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