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(a) 2개의 박막 트랜지스터를 포함하는 제1 트랜지스터층을 형성하는 단계; (b) 상기 제1 트랜지스터층 상에 위치하고, 2개의 박막 트랜지스터를 포함하는 제2 트랜지스터층을 형성하는 단계; 및 (c) 상기 제2 트랜지스터층 상에 위치하고, 2개의 박막 트랜지스터를 포함하는 제3 트랜지스터층을 형성하는 단계;를 포함하고,상기 단계 (a)는 (a-1) 기판 상에 제1 소스 전극과 제1 드레인 전극을 프린팅 방법으로 형성하는 단계와,(a-2) 상기 제1 소스 전극과 제1 드레인 전극 사이에 유기 반도체를 포함하는 제1 전극 채널막을 프린팅 방법으로 형성하는 단계와,(a-3) 상기 제1 전극 채널막 상에 제1 절연막을 열증착 방법으로 형성하는 단계와(a-4) 상기 제1 절연막 상에 제1 게이트 전극을 프린팅 방법으로 형성하는 단계를 포함하고,상기 단계 (b)는(b-1) 상기 제1 트랜지스터 층 상에 제2 소스 전극과 제2 드레인 전극을 프린팅 방법으로 형성하는 단계와,(b-2) 상기 제2 소스 전극과 제2 드레인 전극 사이에 유기 반도체를 포함하는 제2 전극 채널막을 프린팅 방법으로 형성하는 단계와,(b-3) 상기 제2 전극 채널막 상에 제2 절연막을 열증착 방법으로 형성하는 단계와,(b-4) 상기 제2 절연막 상에 제2 게이트 전극을 프린팅방법으로 형성하는 단계를 포함하고,상기 단계 (c)는 (c-1) 상기 제2 게이트 전극 상에 제3 절연막을 열증착 방법으로 형성하는 단계와(c-2) 상기 제3 절연막 상에 제3 소스 전극과 제3 드레인 전극을 프린팅 방법으로 형성하는 단계와,상기 제3 소스 전극과 제3 드레인 전극 사이에 유기 반도체를 포함하는 제3 전극 채널막을 프린팅 방법으로 형성하는 단계를 포함하고,상기 제1 트랜지스터층의 1종 이상의 전극과 상기 제2 트랜지스터 층의 1종 이상의 전극이 전기적 연결되고, 상기 제2 트랜지스터층의 1종 이상의 전극과 상기 제3 트랜지스터층의 1종 이상의 전극이 전기적 연결된 것인, 수직적층구조의 3차원 정적램 코어 셀의 제조방법
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제1항에 있어서,상기 6개의 박막 트랜지스터 중 2개가 n-타입 및 p-타입 중 1종이고, 상기 6개의 박막 트랜지스터 중 나머지 4개가 n-타입 및 p-타입 중 나머지 1종이고,상기 6개의 박막 트랜지스터 중 동종 타입의 2개가 상기 제1 내지 제3 트랜지스터층 중 1개의 트랜지스터층(a)에 포함되고,상기 6개의 박막 트랜지스터 중 나머지 동종 타입의 4개가 상기 제1 내지 제3 트랜지스터층 중 나머지 2개의 트랜지스터층(b)에 각각 2개씩 포함되는 것을 특징으로 하는 수직적층구조의 3차원 정적램 코어 셀의 제조방법
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제2항에 있어서,상기 전기적 연결이 전도성 비아홀에 의한 것임을 특징으로 하는 수직적층구조의 3차원 정적램 코어 셀의 제조방법
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제3항에 있어서,상기 2개의 트랜지스터층(b) 중 1개에 포함된 트랜지스터와 상기 트랜지스터층(a)에 포함된 트랜지스터가 상기 제2 게이트 전극을 공유하는 것을 특징으로 하는 수직적층구조의 3차원 정적램 코어 셀의 제조방법
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제1항에 있어서,상기 제1 트랜지스터 층이 제1 소스 전극, 제1 드레인 전극 및 제1 유기 반도체를 포함하는 제1 전극채널막; 상기 제1 전극채널막 상에 형성된 제1 절연막; 및 상기 제1 절연막 상에 형성된 제1 게이트 전극;을 포함하고,상기 제2 트랜지스터층이 제2 소스 전극, 제2 드레인 전극 및 제2 유기 반도체를 포함하는 제2 전극채널막; 상기 제2 전극채널막 상에 형성된 제2 절연막; 및 상기 제2 절연막 상에 형성된 제2 게이트 전극;을 포함하고,상기 제3 트랜지스터 층이 제3 소스 전극, 제3 드레인 전극 및 제3 유기 반도체를 포함하는 제3 전극채널막; 상기 제3 전극채널막 상에 형성된 제3 절연막; 및 상기 제3 절연막 상에 형성된 제3 게이트 전극;을 포함하는 것을 특징으로 하는 수직적층구조의 3차원 정적램 코어 셀의 제조방법
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제5항에 있어서,상기 제1 트랜지스터 층이 기판 상에 위치한 것을 특징으로 하는 수직적층구조의 3차원 정적램 코어 셀의 제조방법
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제5항에 있어서,상기 제1 게이트 전극 상에 제1 층간 절연막이 추가로 위치하고, 상기 제2 게이트 전극 상에 제2 층간 절연막이 추가로 위치한 것을 특징으로 하는 수직적층구조의 3차원 정적램 코어 셀의 제조방법
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제7항에 있어서,상기 제2 층간 절연막이 제3 절연막인 것을 특징으로 하는 수직적층구조의 3차원 정적램 코어 셀의 제조방법
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제1항에 있어서,상기 게이트 전극 및 소스 전극 중 1종 이상이 각각 독립적으로 Au, Al, Ag, Be, Bi, Co, Cu, Cr, Hf, In, Mn, Mo, Mg, Ni, Nb, Pb, Pd, Pt, Rh, Re, Ru, Sb, Ta, Te, Ti, V, W, Zr, Zn 및 PEDOT:PSS 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 수직적층구조의 3차원 정적램 코어 셀의 제조방법
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제1항에 있어서,상기 박막 트랜지스터는 유기 전계 효과 박막 트랜지스터인 것을 특징으로 하는 수직적층구조의 3차원 정적램 코어 셀의 제조방법
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제1항에 있어서,상기 박막 트랜지스터는 플렉서블한 성질을 갖는 것을 특징으로 하는 수직적층구조의 3차원 정적램 코어 셀의 제조방법
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제5항에 있어서,상기 제1 유기 반도체, 제2 유기 반도체, 및 제3 유기 반도체 중 어느 하나의유기 반도체가 n-타입 유기 반도체 및 p-타입 유기 반도체 중 어느 하나이고, 나머지 유기 반도체가 n-타입 유기 반도체 및 p-타입 유기 반도체 중 나머지 하나이고,상기 n-타입 유기 반도체가, N2200 (poly{[N,N'-bis(2-octyldodecyl)-naphthalene-1,4,5,8-bis(dicarboximide)-2,6-diyl]-alt-5,5'-(2,2'-bithiophene)}),안트라센(anthracene), 테트라센(tetracene), 헥사센(hexacene), 퀴놀린(quinolone), 나프틸리딘(naphthylridine), 및 퀴나졸린(quinazoline), 안트라디싸이오펜(antradithophene), 플루오렌(fullerene), 페릴렌디카르복시마이드(perylenedicarboximide), 나프탈렌 디이미드(naphtalene diimide), 올리고싸이오펜(oligo-thiophene), 6,13-비스(트리이소프로필실릴에티닐)펜타센)(6,13-Bis(triisopropylsilylethynyl)pentacene), 5,11-비스(트리에틸실릴에티닐)안트라디싸이오펜(5,11-Bis(triethylsilylethynyl)anthradithiophene), 2,8-디플로로-5,11-비스(트리에틸실릴에티닐(2,8-Difluoro-5,11-bis(triethylsilylethynyl)anthradithiophene), PCBM, Cu-프탈로시아닌(Cu-Phthalocyanine), 및 Zn-프탈로시아닌(Zn-Phthalocyanine) 중에서 선택된 1종 이상이고,상기 p-타입 유기 반도체가, diF-TES-ADT(2,8-Difluoro-5,11-bis(triethylsilylethynyl)anthradithiophene), 펜타센(pentacene), 3-헥실싸이오펜 중합체(poly(3-hexylthiophene)), 3-펜틸싸이오펜 중합체(poly(3-pentylthiophene)), 3-부틸싸이오펜 중합체(poly3-(butylthiophene)), 벤조다이싸이오펜(benzo[1,2-b:4,5-b']dithiophene) 중합체, PBDT2FBT-2EHO(poly(4,8-bis(2-ethylhexyloxy)benzo[1,2-b:4,5-b']di thiophene-alt-4,7-bis(4-(2-ethylhexyl)-2-thienyl)-5,6-difluoro-2,1,3-benzothiadiazole), 및 PDPP3T(poly(diketopyrrolopyrrole-terthiophene)) 중에서 선택된 1종 이상인 것을 것을 특징으로 하는 수직적층구조의 3차원 정적램 코어 셀의 제조방법
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제5항에 있어서,상기 제1 절연막, 제2 절연막, 및 제3 절연막 중에서 선택된 1종 이상이 각각 독립적으로, 페릴렌(perylene), 폴리디메틸실록세인(polydimethylsiloxane, PDMS), Cytop(CTL-809M, Asahi Glass), PMMA(poly(methyl methacrylate)), PVP (poly(vinyl pyrrolidone)), 및 PI(polyimide) 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 수직적층구조의 3차원 정적램 코어 셀의 제조방법
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제6항에 있어서,상기 기판이 금속 산화물, 반도체, 유리 및 플라스틱 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 수직적층구조의 3차원 정적램 코어 셀의 제조방법
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제7항에 있어서,상기 제1 층간 절연막, 및 제2 층간 절연막 중에서 선택된 1종 이상이 각각 독립적으로 페릴렌(parylene), 폴리디메틸실록세인(polydimethylsiloxane, PDMS), Cytop(CTL-809M, Asahi Glass), PMMA(poly(methyl methacrylate)), PVP (poly(vinyl pyrrolidone)), PI(polyimide) 및 산화알루미늄(Al2O3) 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 수직적층구조의 3차원 정적램 코어 셀의 제조방법
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