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이득 제어 신호에 응답하여 채널을 통해 연속하여 전송되는 수신 신호를 증폭하여 증폭 수신 신호를 출력하는 입력 증폭기; 상기 증폭 수신 신호에서 이전 수신된 수신 신호로부터 획득된 적어도 하나의 피드백 ISI 신호를 차감하여, 상기 수신 신호의 채널 손실을 보상하여 등화 신호를 출력하는 ISI 차감부; 상기 등화 신호의 신호 레벨을 판별하여, 상기 수신 신호의 디지털 값을 나타내는 결정 신호를 출력하는 데이터 결정부; 상기 결정 신호를 인가받아 지연하고, 적어도 하나의 차감 제어값에 응답하여 증폭하여 상기 적어도 하나의 피드백 ISI 신호를 생성하는 지연 피드백부; 상기 등화 신호와 상기 결정 신호 사이의 차로 획득되는 부호값을 오차 신호의 부호값으로 획득하는 오차 판별부; 및 상기 오차 신호의 부호값과 상기 이득 제어 신호 및 상기 적어도 하나의 차감 제어값의 부호값을 이용하여, 이후 인가되는 수신 신호를 위한 상기 이득 제어 신호 및 상기 적어도 하나의 차감 제어값을 조절하는 적응적 이득 조절부; 를 포함하고, 상기 오차 판별부는 상기 등화 신호를 인가받아 기지정된 판별 기준값과 비교하여, 상기 등화 신호에 대한 양의 판별값과 음의 판별값을 출력하는 신호 변환부; 및 상기 양의 판별값과 상기 음의 판별값 및 상기 결정 신호가 반전된 반전 결정 신호를 인가받아 상기 오차 신호의 부호값을 판별하는 오차 결정부; 를 포함하는 것을 특징으로 하는 결정 피드백 등화기
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제1 항에 있어서, 상기 신호 변환부는 CML(Current Mode Logic) 신호인 상기 등화 신호를 인가받고, 상기 등화 신호의 레벨을 기지정된 참조 전압과 기준 전압의 합에 대응하는 제1 판별 기준값과 비교하여 CMOS 로직 신호인 상기 양의 판별값을 출력하는 제1 신호 판별기; 및 상기 등화 신호를 인가받고, 상기 등화 신호의 레벨을 상기 참조 전압과 상기 기준 전압의 차에 대응하는 제2 판별 기준값과 비교하여 상기 CMOS 로직 신호인 상기 음의 판별값을 출력하는 제2 신호 판별기; 를 포함하는 것을 특징으로 하는 결정 피드백 등화기
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제3 항에 있어서, 상기 오차 결정부는 상기 양의 판별값과 상기 음의 판별값을 인가받아 논리곱하여 출력하는 제1 논리곱 게이트 소자; 상기 음의 판별값과 상기 반전 결정 신호를 인가받아 논리곱하여 출력하는 제2 논리곱 게이트 소자; 및 상기 제1 및 제2 논리곱 게이트 소자의 출력을 논리합하여 상기 오차 신호의 부호값을 출력하는 논리합 게이트 소자; 를 포함하는 것을 특징으로 하는 결정 피드백 등화기
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제3 항에 있어서, 상기 데이터 결정부는 상기 등화 신호를 인가받고, 상기 등화 신호의 레벨을 상기 참조 전압과 비교하여, 상기 CMOS 로직 신호인 상기 결정 신호와 상기 반전 결정 신호를 출력하는 슬라이서(slicer)로 구현되는 것을 특징으로 하는 결정 피드백 등화기
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제5 항에 있어서, 상기 적응적 이득 조절부는 디지털 회로로 구현되어, 상기 CMOS 로직 신호인 상기 오차 신호의 부호값과 상기 이득 제어 신호 및 상기 적어도 하나의 차감 제어값의 부호값을 상기 오차 신호에 대한 최소 평균 자승(least mean square : LMS) 기법에 적용하여 반복적으로 갱신함으로써, 상기 채널에 의해 발생한 채널 손실을 보상하기 위한 상기 이득 제어 신호 및 상기 적어도 하나의 차감 제어값을 획득하는 것을 특징으로 하는 결정 피드백 등화기
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제6 항에 있어서, 상기 입력 증폭기는 상기 이득 제어 신호에 응답하여 증폭도가 가변되어 상기 수신 신호를 상기 기준 전압에 대응하는 크기로 증폭하는 것을 특징으로 하는 결정 피드백 등화기
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제7 항에 있어서, 상기 지연 피드백부는 상기 결정 신호를 인가받아 샘플링 주기에 대응하는 1탭 단위로 순차적으로 지연하고, 순차 지연된 적어도 하나의 상기 결정 신호를 상기 적어도 하나의 차감 제어값에 대응하는 크기로 증폭하여, 상기 적어도 하나의 피드백 ISI 신호를 상기 ISI 차감부로 전송하는 것을 특징으로 하는 결정 피드백 등화기
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제8 항에 있어서, 상기 지연 피드백부는 상기 결정 신호를 1탭 지연하고, 지연된 결정 신호를 제1 차감 제어값만큼 증폭하여 출력하는 1차 탭 피드백부; 및 지연된 결정 신호를 다시 1탭 지연하고, 2탭 지연된 결정 신호를 제2 차감 제어값만큼 증폭하여 출력하는 2차 탭 피드백부; 를 포함하는 것을 특징으로 하는 결정 피드백 등화기
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제9 항에 있어서, 상기 적응적 이득 조절부는 아날로그 방식으로 정의된 상기 최소 평균 자승(LMS) 기법을 디지털 회로로 구현하기 용이하도록 상기 이득 제어 신호 및 상기 제1 및 제2 차감 제어값 각각을 수학식 (여기서, sign은 부호 함수이며, μ는 갱신 속도 조절 값이다
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