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기판, 상기 기판 상의 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함하는 반도체 구조체;상기 반도체 구조체 상에 제공되는 제1 패시베이션 패턴; 및상기 반도체 구조체 상에 제공되고, 상기 제1 패시베이션 패턴으로부터 이격되는 제1 및 제2 도전 패턴들을 포함하는 반도체 소자
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제 1 항에 있어서,상기 제1 패시베이션 패턴 상에 제공되는 제2 패시베이션 패턴을 더 포함하되,상기 제2 패시베이션 패턴은 상기 제1 및 제2 도전 패턴들 사이의 상기 제1 패시베이션 패턴으로부터 이격되고,상기 제1 및 제2 도전 패턴들 사이의 상기 제1 패시베이션 패턴과 상기 제2 패시베이션 패턴 사이에 제1 공극이 정의되는 반도체 소자
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제 2 항에 있어서,상기 제1 및 제2 패시베이션 패턴들은 상기 제1 공극에 의해 노출되고, 상기 제1 공극에 의해 노출된 상기 제1 및 제2 패시베이션 패턴들은 서로 이격되는 반도체 소자
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제 2 항에 있어서,상기 제2 패시베이션 패턴은 서로 마주보는 상기 제1 도전 패턴의 측면 및 상기 제2 도전 패턴의 측면을 덮는 반도체 소자
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제 2 항에 있어서,상기 제2 패시베이션 패턴은 서로 마주보는 상기 제1 도전 패턴의 측면 및 상기 제2 도전 패턴의 측면의 각각에 바로 인접한 상기 반도체 구조체의 상부면을 덮는 반도체 소자
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제 2 항에 있어서,상기 제1 및 제2 도전 패턴들 사이의 상기 반도체 구조체의 상부면의 적어도 일부가 상기 제1 공극에 의해 노출되는 반도체 소자
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7
제 2 항에 있어서,상기 제2 패시베이션 패턴을 관통하여, 상기 반도체 구조체에 접하는 갭필 패턴을 더 포함하는 반도체 소자
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제 7 항에 있어서,상기 갭필 패턴의 하부는 상기 제1 공극에 의해 노출되는 반도체 소자
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제 7 항에 있어서,상기 갭필 패턴의 하부는 상기 제1 및 제2 도전 패턴들 사이의 상기 제1 패시베이션 패턴의 단부에 접하는 반도체 소자
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10
제 7 항에 있어서,상기 갭필 패턴은 상기 제1 및 제2 도전 패턴들 사이의 영역으로부터 상기 제1 및 제2 도전 패턴들의 연장 방향에 따라 이격된 반도체 소자
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11
제 2 항에 있어서,상기 제2 도전 패턴을 사이에 두고 상기 제1 도전 패턴과 이격되는 제3 도전 패턴을 더 포함하되,상기 제3 도전 패턴은 상기 제1 패시베이션 패턴으로부터 이격되고, 상기 제2 패시베이션 패턴은 상기 제2 및 제3 도전 패턴들 사이의 상기 제1 패시베이션 패턴으로부터 이격되고, 상기 제2 및 제3 도전 패턴들 사이의 상기 제1 패시베이션 패턴과 상기 제2 패시베이션 패턴 사이에 제2 공극이 정의되고, 상기 제1 및 제3 도전 패턴들은 서로 전기적으로 연결되는 반도체 소자
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제 2 항에 있어서,상기 제2 도전 패턴과 상기 반도체 구조체 사이에 개재되는 게이트 절연 패턴; 및상기 제2 도전 패턴을 기준으로 상기 제1 도전 패턴의 반대편에 배치되는 제3 도전 패턴을 더 포함하되,상기 제3 도전 패턴은 상기 제1 패시베이션 패턴으로부터 이격되고,상기 제2 패시베이션 패턴은 상기 제2 및 제3 도전 패턴들 사이의 상기 제1 패시베이션 패턴으로부터 이격되고, 상기 제2 및 제3 도전 패턴들 사이의 제1 패시베이션 패턴과 상기 제2 패시베이션 패턴 사이에 제2 공극이 정의되는 반도체 소자
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제 1 항에 있어서,상기 제1 도전 패턴은 상기 반도체 구조체에 오믹 접촉하는 금속을 포함하고, 상기 제2 도전 패턴은 상기 반도체 구조체에 쇼트키 접합되는 금속을 포함하는 반도체 소자
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제 1 항에 있어서,상기 제1 반도체 층은 상기 제1 및 제2 반도체층들의 경계면에 인접한 영역에 이차원 전자가스층(2-DEG, 2-dimensional electron gas)을 포함하는 반도체 소자
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제 14 항에 있어서,상기 제1 반도체 층은 GaN층을 포함하고, 상기 제2 반도체 층은 AlGaN층을 포함하는 반도체 소자
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제 1 항에 있어서,상기 반도체 구조체는 상기 제2 반도체층 상의 캡핑층을 더 포함하는 반도체 소자
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기판, 상기 기판 상의 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함하는 반도체 구조체를 제공하는 것;상기 반도체 구조체 상에 제1 패시베이션 패턴을 형성하는 것;상기 반도체 구조체 상에 제공되고, 상기 제1 패시베이션 패턴으로부터 이격되는 제1 도전 패턴 및 제2 도전 패턴을 형성하는 것; 상기 제1 및 제2 도전 패턴들 사이의 상기 제1 패시베이션 패턴을 덮는 희생 패턴을 형성하는 것;상기 제1 패시베이션 패턴, 상기 희생 패턴, 상기 제1 도전 패턴 및 상기 제2 도전 패턴을 덮는 제2 패시베이션 패턴을 형성하는 것; 및상기 희생 패턴을 제거하여 상기 제2 패시베이션 패턴의 하부에 공극을 형성하는 것을 포함하는 반도체 소자의 제조 방법
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제 17 항에 있어서,상기 희생 패턴을 제거하는 것은:상기 제2 패시베이션 패턴의 일부를 식각하여, 상기 희생 패턴을 노출시키는 홀을 형성하는 것; 및상기 홀을 통해 상기 희생 패턴을 식각하는 식각액을 제공하여, 상기 희생 패턴을 제거하는 것을 포함하는 반도체 소자의 제조 방법
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제 18 항에 있어서,상기 홀을 형성하는 것은 상기 희생 패턴의 양 단부들을 노출시키는 한 쌍의 홀들을 형성하는 것을 포함하는 반도체 소자의 제조 방법
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제 18 항에 있어서,상기 희생 패턴을 제거한 후, 상기 홀을 채우는 갭필 패턴을 형성하는 것을 더 포함하되,상기 갭필 패턴의 물질은 상기 제1 및 제2 패시베이션 패턴들의 물질과 다른 반도체 소자의 제조 방법
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