| 1 |
1
비트 라인과 반전 비트 라인 사이에서 복수 개의 워드 라인 마다 배치되는 복수 개의 메모리 셀; 및지정된 리셋 시점에 턴-온 되어 상기 비트 라인과 상기 반전 비트 라인을 단락시키는 적어도 하나의 소거 스위치를 포함하는 메모리 장치
|
| 2 |
2
제1항에 있어서,상기 적어도 하나의 소거 스위치는 상기 지정된 리셋 시점에 상기 복수 개의 메모리 셀 각각의 양 단자를 단락시키는 메모리 장치
|
| 3 |
3
제1항에 있어서,상기 복수 개의 메모리 셀 중 적어도 하나는 제1 노드와 제2 노드 사이에 배치되는 인버터 쌍(inverter pair)을 포함하고, 상기 제1 노드는 상기 인버터 쌍의 제1 인버터의 입력 단자 및 제2 인버터의 출력 단자와 전기적으로 동일한 노드이고, 상기 제2 노드는 상기 제1 인버터의 출력 단자 및 상기 제2 인버터의 입력 단자와 전기적으로 동일한 노드이고, 상기 인버터 쌍에 전원이 공급되는 동안 상기 제1 노드 및 상기 제2 노드에 상보적인 디지털 데이터를 저장하는 SRAM 셀을 포함하는 메모리 장치
|
| 4 |
4
제3항에 있어서,상기 적어도 하나의 소거 스위치는 상기 지정된 리셋 시점에 상기 제1 노드와 상기 제2 노드 사이를 단락하여, 적어도 일시적으로 상기 제1 노드 및 상기 제2 노드의 전위를 동일하게 유지하는 메모리 장치
|
| 5 |
5
제1항에 있어서,상기 지정된 리셋 시점에 상기 적어도 하나의 소거 스위치 및 상기 복수 개의 워드 라인 각각의 구동 스위치를 턴-온 시켜 상기 복수 개의 메모리 셀 각각의 양 단자를 단락시키는 컨트롤러를 더 포함하는 메모리 장치
|
| 6 |
6
제1항에 있어서,상기 적어도 하나의 소거 스위치는 상기 복수 개의 워드 라인과 전원 사이에 배치되는 제1 소거 스위치를 포함하는 메모리 장치
|
| 7 |
7
제6항에 있어서,상기 적어도 하나의 소거 스위치는 상기 복수 개의 워드 라인을 사이에 두고 상기 제1 소거 스위치와 반대편에 배치되는 제2 소거 스위치를 더 포함하는 메모리 장치
|
| 8 |
8
휘발성 메모리에 있어서,복수 개의 워드 라인 마다 배치되며 동일한 비트 라인 및 반전 비트 라인에 연결되는 복수 개의 메모리 셀; 및상기 휘발성 메모리의 파워-오프가 감지되는 경우, 비트 라인 및 상기 반전 비트 라인 사이의 적어도 하나의 소거 스위치를 턴-온 하는 컨트롤러를 포함하고, 상기 적어도 하나의 소거 스위치는 턴-온 되는 경우 상기 복수 개의 메모리 셀의 양단을 단락시키는 휘발성 메모리
|
| 9 |
9
제8항에 있어서,상기 복수 개의 메모리 셀 중 적어도 하나는 제1 노드와 제2 노드 사이에 배치되는 인버터 쌍(inverter pair)을 포함하고, 상기 제1 노드는 상기 인버터 쌍의 제1 인버터의 입력 단자 및 제2 인버터의 출력 단자와 전기적으로 동일한 노드이고, 상기 제2 노드는 상기 제1 인버터의 출력 단자 및 상기 제2 인버터의 입력 단자와 전기적으로 동일한 노드이고, 상기 인버터 쌍에 전원이 공급되는 동안 상기 제1 노드 및 상기 제2 노드에 상보적인 디지털 데이터를 저장하는 SRAM 셀을 포함하는 휘발성 메모리
|
| 10 |
10
제8항에 있어서,상기 적어도 하나의 소거 스위치는 상기 휘발성 메모리의 파워-오프가 감지되는 경우 상기 제1 노드와 상기 제2 노드 사이를 단락하여, 적어도 일시적으로 상기 제1 노드 및 상기 제2 노드의 전위를 동일하게 유지하는 휘발성 메모리
|
| 11 |
11
제8항에 있어서,상기 컨트롤러는 상기 휘발성 메모리의 파워-오프가 감지되는 경우 상기 복수 개의 워드 라인 각각의 구동 스위치를 턴-온 시키는 휘발성 메모리
|
| 12 |
12
휘발성 메모리를 제어하는 방법에 있어서,상기 휘발성 메모리의 복수 개의 워드 라인에 배치되며 동일한 비트 라인 및 반전 비트 라인에 연결되는 복수 개의 메모리 셀에 대한 리셋 신호를 제공하는 단계; 및상기 리셋 신호에 따라 상기 비트 라인 및 상기 반전 비트 라인 사이의 적어도 하나의 소거 스위치가 턴-온 되어 상기 복수 개의 메모리 셀 각각의 양단을 단락시키는 단계를 포함하는 휘발성 메모리 제어 방법
|
| 13 |
13
제12항에 있어서,상기 휘발성 메모리의 파워-오프가 감지되는 시점에 상기 리셋 신호를 제공하는 단계를 더 포함하는 휘발성 메모리 제어 방법
|
| 14 |
14
제12항에 있어서,상기 복수 개의 메모리 셀 각각의 양단을 단락시키는 단계는, 상기 복수 개의 워드 라인 각각의 구동 스위치를 턴-온 시키는 단계를 포함하는,휘발성 메모리 제어 방법
|
| 15 |
15
제12항에 있어서,상기 복수 개의 메모리 셀 각각의 양단을 단락시키는 단계는, 적어도 일시적으로 상기 복수 개의 메모리 셀 각각의 양단의 전위를 동일하게 유지하는 단계를 포함하는,휘발성 메모리 제어 방법
|
