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메모리 장치 및 이의 동작 방법(MEMORY DEVICE AND OPERATION METHOD OF THE SAME)

  • 기술번호 : KST2017015110
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 메모리 장치는, 멀티 비트의 어드레스에 의해 억세스되는 다수의 제1페이지를 포함하는 메인 블록; 및 상기 멀티 비트의 어드레스의 일부 비트에 의해 억세스 가능한 다수의 제2페이지를 포함하고, 억세스된 제2페이지들 중 상기 어드레스의 나머지 비트와 동일한 태그를 저장하는 제2페이지에 상기 억세스된 제1페이지의 데이터 전부 또는 일부를 대체할 대체 데이터가 저장되는 서브 블록을 포함할 수 있다.
Int. CL G06F 12/02 (2016.04.16) G06F 3/06 (2016.04.16) G06F 11/20 (2016.04.16) G06F 12/16 (2016.04.16)
CPC G06F 12/0292(2013.01) G06F 12/0292(2013.01) G06F 12/0292(2013.01) G06F 12/0292(2013.01) G06F 12/0292(2013.01) G06F 12/0292(2013.01)
출원번호/일자 1020160031491 (2016.03.16)
출원인 고려대학교 산학협력단, 에스케이하이닉스 주식회사
등록번호/일자
공개번호/일자 10-2017-0107770 (2017.09.26) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 N
심사청구항수 16

출원인

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번호 이름 국적 주소
1 고려대학교 산학협력단 대한민국 서울특별시 성북구
2 에스케이하이닉스 주식회사 대한민국 경기도 이천시

발명자

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번호 이름 국적 주소
1 이호균 대한민국 경기도 이천시
2 박일 대한민국 경기도 이천시
3 김선욱 대한민국 경기도 남양주시 도농로

대리인

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번호 이름 국적 주소
1 신성특허법인(유한) 대한민국 서울특별시 송파구 중대로 ***, ID타워 ***호 (가락동)

최종권리자

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번호 이름 국적 주소
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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2016.03.16 수리 (Accepted) 1-1-2016-0253144-88
2 [출원인변경]권리관계변경신고서
[Change of Applicant] Report on Change of Proprietary Status
2016.08.05 수리 (Accepted) 1-1-2016-0762320-12
3 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment
2016.08.05 수리 (Accepted) 1-1-2016-0762313-03
4 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.10.10 수리 (Accepted) 4-1-2019-5210941-09
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
멀티 비트의 어드레스에 의해 억세스되는 다수의 제1페이지를 포함하는 메인 블록; 및상기 멀티 비트의 어드레스의 일부 비트에 의해 억세스 가능한 다수의 제2페이지를 포함하고, 억세스된 제2페이지들 중 상기 어드레스의 나머지 비트와 동일한 태그를 저장하는 제2페이지에 상기 억세스된 제1페이지의 데이터 전부 또는 일부를 대체할 대체 데이터가 저장되는 서브 블록을 포함하는 메모리 장치
2 2
제 1항에 있어서,상기 다수의 제2페이지 각각은 다수의 서브 셋을 포함하고, 다수의 서브 셋 각각은,유효 정보, 태그, 오프셋 및 대체 데이터를 저장하는메모리 장치
3 3
제 2항에 있어서,상기 멀티 비트의 어드레스는 뱅크 그룹 어드레스, 뱅크 어드레스 및 노멀 어드레스를 포함하고,상기 멀티 비트의 어드레스의 일부 비트는 상기 뱅크 어드레스 및 노멀 어드레스의 일부 비트를 포함하는메모리 장치
4 4
제 3항에 있어서,상기 태그는 뱅크 어드레스와 상기 노멀 어드레스의 나머지 비트를 포함하는메모리 장치
5 5
제 2항에 있어서,상기 다수의 서브 셋 각각은 대체 데이터가 더 저장된 제2페이지에 관한 링크 정보를 더 저장하는메모리 장치
6 6
제 1항에 있어서,상기 메인 블록과 상기 서브 블록은 하나의 집적 회로 칩에 포함되는메모리 장치
7 7
제 1항에 있어서,상기 메인 블록과 상기 서브 블록은 서로 다른 집적 회로 칩에 포함되는메모리 장치
8 8
제 1항에 있어서,리드 동작시에 상기 메인 블록에서 억세스된 제1페이지에 페일이 존재하지 않는 경우에는 상기 억세스된 제1페이지의 데이터를 리드 데이터로 제공하고, 리드 동작시에 상기 억세스된 제1페이지에 페일이 존재하는 경우에는 상기 억세스된 제1페이지의 데이터의 일부를 상기 서브 블록에서 억세스된 제2페이지에 저장된 대체 데이터로 대체해 리드 데이터로 제공하는 합산부를 더 포함하는 메모리 장치
9 9
다수의 메인 뱅크를 포함하고, 상기 다수의 메인 뱅크 각각은 다수의 제1페이지를 포함하는 메인 블록; 및다수의 서브 뱅크를 포함하고, 상기 다수의 서브 뱅크 각각은 다수의 제2페이지를 포함하는 서브 블록을 포함하고,상기 다수의 메인 뱅크 중 억세스 될 메인 뱅크는 뱅크 그룹 어드레스와 뱅크 어드레스에 의해 선택되고, 선택된 메인 뱅크 내에서 억세스될 제1페이지는 노멀 어드레스에 의해 선택되고,상기 다수의 서브 뱅크 중 억세스될 서브 뱅크들은 뱅크 어드레스에 의해 선택되고, 선택된 서브 뱅크들 각각에서 억세스될 제2페이지들은 상기 노멀 어드레스의 일부 비트에 의해 선택되고, 억세스된 제2페이지들 중 상기 뱅크 그룹 어드레스 및 상기 노멀 어드레스의 나머지 비트와 동일한 태그를 저장하는 제2페이지에는 상기 억세스된 제2페이지의 데이터 전부 또는 일부를 대체할 대체 데이터가 저장되는메모리 장치
10 10
제 9항에 있어서,상기 다수의 제2페이지들 각각은 다수의 서브 셋을 포함하고, 다수의 서브 셋 각각은,유효 정보, 태그, 오프셋 및 대체 데이터를 저장하는메모리 장치
11 11
제 10항에 있어서,상기 다수의 서브 셋 각각은 대체 데이터가 더 저장된 제2페이지에 관한 링크 정보를 더 저장하는메모리 장치
12 12
제 9항에 있어서,상기 메인 블록과 상기 서브 블록은 하나의 집적 회로 칩에 포함되는메모리 장치
13 13
제 9항에 있어서,상기 메인 블록과 상기 서브 블록은 서로 다른 집적 회로 칩에 포함되는메모리 장치
14 14
제 9항에 있어서,리드 동작시에 상기 메인 블록에서 억세스된 제1페이지에 페일이 존재하지 않는 경우에는 상기 억세스된 제1페이지의 데이터를 리드 데이터로 제공하고, 리드 동작시에 상기 억세스된 제1페이지에 페일이 존재하는 경우에는 상기 억세스된 제1페이지의 데이터의 일부를 상기 서브 블록에서 억세스된 제2페이지에 저장된 대체 데이터로 대체해 리드 데이터로 제공하는 합산부메모리 장치
15 15
멀티 비트의 어드레스를 이용해 다수의 제1페이지 중 하나의 제1페이지에 억세스하는 단계;상기 멀티 비트의 어드레스의 일부 비트를 이용해 다수의 제2페이지 중 복수개의 제2페이지에 억세스하는 단계;억세스된 복수개의 제2페이지 중 상기 멀티 비트 어드레스의 나머지 비트와 동일한 태그를 저장하는 제2페이지가 존재하는지 확인하는 단계;동일한 태그를 저장하는 제2페이지가 존재하는 경우에, 해당 제2페이지의 대체 데이터와 상기 억세스된 제1페이지의 일부 데이터를 리드 데이터로 제공하는 단계; 및동일한 태그를 저장하는 제2페이지가 존재하지 않는 경우에, 상기 억세스된 제1페이지의 데이터를 리드 데이터로 제공하는 단계를 포함하는 메모리 장치의 동작 방법
16 16
제 15항에 있어서,상기 멀티 비트의 어드레스는 뱅크 그룹 어드레스, 뱅크 어드레스 및 노멀 어드레스를 포함하고,상기 멀티 비트의 어드레스의 일부 비트는 뱅크 어드레스 및 노멀 어드레스의 일부 비트를 포함하는메모리 장치의 동작 방법
지정국 정보가 없습니다
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순번 패밀리번호 국가코드 국가명 종류
1 US09824029 US 미국 FAMILY
2 US20170270054 US 미국 FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 US2017270054 US 미국 DOCDBFAMILY
2 US9824029 US 미국 DOCDBFAMILY
국가 R&D 정보가 없습니다.