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기판 상에서 수직으로 연장되고 차례로 제1 도전형의 소오스 영역, 제2 도전형의 드레인 영역, 상기 소오스 영역과 상기 드레인 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 드레인 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼; 상기 진성 영역을 감싸도록 배치된 게이트 전극; 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막을 포함하는 메모리 소자의 동작 방법에 있어서,상기 메모리 소자가 제1 논리 상태를 나타내기 위하여, 상기 게이트 전극에 제1 게이트 전압을 인가하고 상기 드레인 영역에 제1 드레인 전압을 인가하여 상기 제1 논리 상태를 쓰는 단계;상기 제1 논리 상태를 유지하도록, 상기 게이트 전극에 제2 게이트 전압을 인가하고, 상기 드레인 영역에 제2 드레인 전압을 인가하는 단계; 상기 제1 논리 상태를 독출하기 위하여, 상기 게이트 전극에 상기 제2 게이트 전압을 인가하고, 상기 드레인 영역에 상기 제1 드레인 전압을 인가하는 단계;상기 메모리 소자에 제2 논리 상태를 나타내기 위하여, 상기 게이트 전극에 제3 게이트 전압을 인가하고, 상기 드레인 영역에 상기 제1 드레인 전압을 인가하여 제2 논리 상태를 쓰는 단계;상기 제2 논리 상태를 유지하기 위하여, 상기 게이트 전극에 상기 제2 게이트 전압을 인가하고, 상기 드레인 영역에 상기 제2 드레인 전압을 인가하는 단계; 및상기 제2 논리 상태를 독출하기 위하여, 상기 게이트 전극에 상기 제2 게이트 전압을 인가하고, 상기 드레인 영역에 상기 제1 드레인 전압을 인가하는 단계;를 포함하고,상기 제1 도전형은 n 형이고, 상기 제2 도전형은 p 형이고,상기 제1 게이트 전압은 -0
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기판 상에서 수직으로 연장되고 제1 도전형의 소오스 영역, 제2 도전형의 드레인 영역, 상기 소오스 영역과 상기 드레인 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 드레인 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼; 상기 진성 영역을 감싸도록 배치된 게이트 전극; 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막, 전하 저장층, 및 보조 게이트 절연막을 포함하는 메모리 소자의 동작 방법에 있어서,상기 메모리 소자가 제1 논리 상태를 나타내기 위하여, 상기 게이트 전극에 제1 게이트 전압을 인가하고 상기 드레인 영역에 제1 드레인 전압을 인가하여 상기 제1 논리 상태를 쓰는 단계;상기 제1 논리 상태를 유지하도록, 상기 게이트 전극에 제2 게이트 전압을 인가하고, 상기 드레인 영역에 제2 드레인 전압을 인가하는 단계; 상기 제1 논리 상태를 독출하기 위하여, 상기 게이트 전극에 상기 제2 게이트 전압을 인가하고, 상기 드레인 영역에 상기 제1 드레인 전압을 인가하는 단계;상기 메모리 소자에 제2 논리 상태를 나타내기 위하여, 상기 게이트 전극에 제3 게이트 전압을 인가하고, 상기 드레인 영역에 상기 제1 드레인 전압을 인가하여 제2 논리 상태를 쓰는 단계;상기 제2 논리 상태를 유지하기 위하여, 상기 게이트 전극에 상기 제2 게이트 전압을 인가하고, 상기 드레인 영역에 상기 제2 드레인 전압을 인가하는 단계; 및상기 제2 논리 상태를 독출하기 위하여, 상기 게이트 전극에 상기 제2 게이트 전압을 인가하고, 상기 드레인 영역에 상기 제1 드레인 전압을 인가하는 단계;를 포함하고,상기 제1 도전형은 n 형이고, 상기 제2 도전형은 p 형이고,상기 제1 게이트 전압은 -0
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제14 항에 있어서,상기 전하 저장층에 전하를 주입하기 위하여, 상기 게이트 전극에 프로그램 게이트 전압을 인가하고, 상기 드레인 영역에 드레인 전압을 인가하는 단계; 및상기 전하 저장층에 주입된 전하를 제거하기 위하여, 상기 게이트 전극에 소거 게이트 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 동작 방법
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기판 상에 제1 방향으로 연장되는 소자 분리막을 형성하여 활성 영역을 정의하는 단계;상기 활성 영역이 형성된 상기 기판 상에 제1 층간 절연막, 제2 층간 절연막, 및 제3 층간 절연막을 적층하고 상기 제1 층간 절연막, 상기 제2 층간 절연막, 및 상기 제3 층간 절연막을 관통하는 관통홀을 형성하는 단계;상기 관통홀에 차례로 제1 도전형의 소오스 영역, 진성 영역, 제1 도전형의 장벽 영역, 및 제2 도전형의 드레인 영역을 포함하는 반도체 컬럼을 성장시키는 단계;상기 제1 방향으로 배열된 상기 반도체 컬럼들을 사이에 두고 상기 제1 층간 절연막, 상기 제2 층간 절연막, 및 상기 제3 층간 절연막을 관통하고 상기 제1 방향으로 연장되는 트렌치를 형성하는 단계;상기 제2 층간 절연막을 제거한 후 노출된 상기 반도체 컬럼의 측면에 게이트 절연막을 형성하는 단계;상기 제2 층간 절연막이 제거된 부위 및 상기 트렌치에 도전체를 채우는 단계;상기 트렌치를 채운 상기 도전체를 제거하여 게이트 전극을 형성하고 보조 트렌치를 형성하는 단계;상기 보조 트렌치를 절연체로 매립하는 단계; 및상기 반도체 컬럼의 상기 드레인 영역에 접촉하고 상기 제1 방향에 수직한 제2 방향으로 연장되는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조방법
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제17항에 있어서,상기 게이트 절연막을 형성된 후 제2 층간 절연막이 제거된 부위 및 상기 트렌치에 전하 저장층을 형성하는 단계; 및상기 전하 저장층을 형성한 후 상기 제2 층간 절연막이 제거된 부위 및 상기 트렌치에 보조 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조방법
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기판 상에 소오스 라인 절연막을 개재하여 제1 방향으로 연장되는 소오스 라인을 패터닝하는 단계;상기 소오스 라인이 형성된 기판 상에 제1 층간 절연막, 제2 층간 절연막, 및 제3 층간 절연막을 적층하고 상기 소오스 라인 상에 상기 제1 층간 절연막, 상기 제2 층간 절연막, 및 상기 제3 층간 절연막을 관통하는 관통홀을 형성하는 단계;상기 관통홀에 차례로 제1 도전형의 소오스 영역, 진성 영역, 제1 도전형의 장벽 영역, 및 제2 도전형의 드레인 영역을 포함하는 반도체 컬럼을 성장시키는 단계;상기 제1 방향으로 배열된 상기 반도체 컬럼들을 사이에 두고 상기 제1 층간 절연막, 및 상기 제2 층간 절연막을 관통하고 상기 제1 방향으로 연장되는 트렌치를 형성하는 단계;상기 제2 층간 절연막을 제거한 후 노출된 상기 반도체 컬럼의 측면에 게이트 절연막을 형성하는 단계;상기 제2 층간 절연막이 제거된 부위 및 상기 트렌치에 도전체를 채우는 단계;상기 트렌치를 채운 상기 도전체를 제거하여 게이트 전극을 형성하고 보조 트렌치를 형성하는 단계;상기 보조 트렌치를 절연체로 매립하는 단계; 및상기 반도체 컬럼의 상기 드레인 영역에 접촉하고 상기 제1 방향에 수직한 제2 방향으로 연장되는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조방법
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제19항에 있어서,상기 게이트 절연막을 형성된 후 제2 층간 절연막이 제거된 부위 및 상기 트렌치에 전하 저장층을 형성하는 단계; 및상기 전하 저장층을 형성한 후 상기 제2 층간 절연막이 제거된 부위 및 상기 트렌치에 보조 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조방법
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