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반도체 패키지 제조 방법(METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE)

  • 기술번호 : KST2017017708
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 반도체 패키지 제조 방법은 하부 패키지 기판을 제공하는 것, 하부 패키지 기판 상에 제1 메탈 로드를 형성하는 것, 및 제1 메탈 로드 상에 상부 패키지 기판을 형성하는 것을 포함하되, 제1 메탈 로드 및 상부 패키지 기판을 형성하는 것은 3D 프린팅 공정을 포함하고, 상부 패키지 기판은 제1 메탈 로드의 직경보다 작은 직경을 갖는 제1 도전성 라인 및 제1 도전성 라인을 둘러싸는 절연층을 포함하며, 제1 도전성 라인은 절연층을 관통하여 제1 메탈 로드에 전기적으로 연결된다.
Int. CL H01L 23/00 (2017.03.03) H01L 21/027 (2017.03.03) H01L 21/288 (2017.03.03) H01L 21/60 (2017.03.03) H01L 23/14 (2017.03.03)
CPC
출원번호/일자 1020170024973 (2017.02.24)
출원인 한국전자통신연구원
등록번호/일자
공개번호/일자 10-2017-0141108 (2017.12.22) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보 대한민국  |   1020160073351   |   2016.06.13
법적상태 공개
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 N
심사청구항수 17

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 배현철 대한민국 대전광역시 유성구
2 엄용성 대한민국 대전광역시 서구
3 최광성 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 특허법인 고려 대한민국 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2017.02.24 수리 (Accepted) 1-1-2017-0194494-69
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번호 청구항
1 1
하부 패키지 기판을 제공하는 것;상기 하부 패키지 기판 상에 제1 메탈 로드를 형성하는 것; 및상기 제1 메탈 로드 상에 상부 패키지 기판을 형성하는 것을 포함하되,상기 제1 메탈 로드 및 상기 상부 패키지 기판을 형성하는 것은 3D 프린팅 공정을 포함하고,상기 상부 패키지 기판은 상기 제1 메탈 로드의 직경보다 작은 직경을 갖는 제1 도전성 라인 및 상기 제1 도전성 라인을 둘러싸는 절연층을 포함하며,상기 제1 도전성 라인은 상기 절연층을 관통하여 상기 제1 메탈 로드에 전기적으로 연결되는 반도체 패키지 제조 방법
2 2
제 1 항에 있어서,상기 제1 도전성 라인은 제1 노즐을 통해 상기 제1 메탈 로드 상에 도전 물질을 토출하여 형성되고, 상기 절연층은 제2 노즐을 통해 상기 제1 메탈 로드 상에 제1 절연 물질을 토출하여 형성되는 반도체 패키지 제조 방법
3 3
제 2 항에 있어서,상기 제1 및 제2 노즐들은 상기 하부 패키지 기판의 상면에 평행한 방향으로 이동하며, 상기 도전 물질 및 상기 제1 절연 물질을 토출하는 반도체 패키지 제조 방법
4 4
제 1 항에 있어서,상기 제1 메탈 로드를 형성하는 것은 상기 하부 패키지 기판 상에 제1 노즐을 제공하여, 상기 제1 노즐을 통해 상기 도전 물질을 토출하는 것을 포함하는 반도체 패키지 제조 방법
5 5
제 1 항에 있어서,상기 하부 패키지 기판 및 상기 상부 패키지 기판 사이에서, 상기 제1 메탈 로드를 둘러싸는 캡핑막을 형성하는 것을 더 포함하되,상기 캡핑막을 형성하는 것은 상기 하부 패키지 기판 상에 제2 노즐을 제공하여, 상기 제2 노즐을 통해 제2 절연 물질을 토출하는 것을 포함하는 반도체 패키지 제조 방법
6 6
제 1 항에 있어서,상기 상부 패키지 기판 상에 상기 제1 도전성 라인에 전기적으로 연결되는 제2 메탈 로드를 형성하는 것을 더 포함하되,상기 제2 메탈 로드를 형성하는 것은 상기 상부 패키지 기판 상에 제1 노즐을 제공하여, 상기 제1 노즐을 통해 도전 물질을 토출하는 것을 포함하는 반도체 패키지 제조 방법
7 7
제 1 항에 있어서,상기 하부 패키지 기판을 제공하는 것은:제1 노즐을 통해 도전 물질을 토출하여 제2 도전성 라인을 형성하는 것; 및제2 노즐을 통해, 상기 제2 도전성 라인을 둘러싸는 제1 절연 물질을 토출하는 것을 포함하는 반도체 패키지 제조 방법
8 8
하부 패키지 기판을 제공하는 것;제1 노즐을 통해 상기 하부 패키지 기판 상에 도전 물질을 토출하여 제1 메탈 로드들을 형성하는 것;제2 노즐을 이용하여 상기 제1 메탈 로드들 사이에 제2 절연 물질을 토출하여 캡핑막을 형성하는 것;상기 제1 노즐을 이용하여 상기 제1 메탈 로드들의 각각의 상에 상기 도전 물질을 토출하여 제1 도전성 라인들의 각각을 형성하는 것; 및상기 제2 노즐을 이용하여 상기 캡핑막 상에 제1 절연 물질을 토출하여 제1 절연층을 형성하는 것을 포함하되,상기 제1 메탈 로드들은 상기 제1 도전성 라인들과 각각 전기적으로 연결되는 반도체 패키지 제조 방법
9 9
제 8 항에 있어서,상기 제1 및 제2 노즐들은 상기 하부 패키지 기판의 상면에 평행한 방향으로 이동하며, 상기 도전 물질, 상기 제1 절연 물질, 및 상기 제2 절연 물질을 토출하는 반도체 패키지 제조 방법
10 10
제 8 항에 있어서,상기 도전 물질, 상기 제1 절연 물질, 상기 제2 절연 물질들은 상기 제1 및 제2 노즐들 각각의 내부에서 용융되어, 상기 제1 및 제2 노즐들 각각의 외부로 토출되는 반도체 패키지 제조 방법
11 11
제 8 항에 있어서,상기 제1 절연층은 휘어진 형상을 갖는 반도체 패키지 제조 방법
12 12
제 11 항에 있어서,상기 제1 도전성 라인들은 상기 하부 패키지 기판의 상면에 수직한 방향을 따라 상기 제1 절연층을 관통하는 반도체 패키지 제조 방법
13 13
제 8 항에 있어서,상기 제1 도전성 라인들 상에, 상기 제1 도전성 라인들과 각각 전기적으로 연결되는 제2 메탈 로드들을 형성하는 것을 더 포함하는 반도체 패키지 제조 방법
14 14
제 8 항에 있어서,상기 하부 패키지 기판은 그 상부에 제공되는 패드들을 포함하되,상기 패드들은 상기 제1 메탈 로드들과 각각 전기적으로 연결되는 반도체 패키지 제조 방법
15 15
제 8 항에 있어서,상기 제1 절연층은 그 바닥면이 상기 하부 패키지 기판의 상면에 대하여 경사지도록 연장되는 반도체 패키지 제조 방법
16 16
제 8 항에 있어서,상기 하부 패키지 기판을 제공하는 것은:상기 제1 노즐을 통해 상기 도전 물질을 토출하여 제2 도전성 라인들을 형성하는 것; 및상기 제2 노즐을 통해 상기 제1 절연 물질을 토출하여 상기 제2 도전성 라인들을 둘러싸는 제2 절연층을 형성하는 것을 포함하되,상기 제2 도전성 라인들은 상기 제1 메탈 로드들에 각각 전기적으로 연결되는 반도체 패키지 제조 방법
17 17
제 8 항에 있어서,상기 제1 절연 물질은 세라믹 물질, 폴리머, 실리콘, 또는 글라스를 포함하고,상기 제2 절연 물질은 NCP(non conductive paste)를 포함하는 반도체 패키지 제조 방법
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순번 연구부처 주관기관 연구사업 연구과제
1 국가과학기술연구회 한국전자통신연구원 융합연구사업 영상기반 초미세 실시간 검사 및 결함 분리 시스템 개발