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채널 층;상기 채널 층 상의 소스 전극 및 드레인 전극; 및상기 채널 층과 절연된 게이트 전극을 포함하고,상기 채널 층은,두께에 따라 상이한 결정 특성을 가지며,상기 소스 전극 및 상기 드레인 전극의 아래 부분이 나머지 부분보다 더 두껍게 형성되고,상기 채널 층은,제1 영역; 상기 제1 영역과 상기 소스 전극 사이의 제2 영역; 및상기 제1 영역과 상기 드레인 전극 사이의 제3 영역을 포함하며,상기 제1 영역은 반도체 특성을 갖고,상기 제2 영역 및 상기 제3 영역은 금속 특성을 갖는 박막 트랜지스터
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제1 항에 있어서,상기 제1 영역은 제1 결정 특성을 가지고,상기 제2 영역과 상기 제3 영역은 상기 제1 결정 특성과 상이한 제2 결정 특성을 가지며,상기 제1 영역, 상기 제2 영역 및 상기 제3 영역은 동일한 조성을 갖는 박막 트랜지스터
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제2 항에 있어서,상기 제2 영역 및 상기 제3 영역의 결정 크기가 상기 제1 영역의 결정 크기보다 큰 박막 트랜지스터
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삭제
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채널 층;상기 채널 층 상의 소스 전극 및 드레인 전극; 및상기 채널 층과 절연된 게이트 전극을 포함하고,상기 채널 층은,두께에 따라 상이한 결정 특성을 가지며,상기 소스 전극 및 상기 드레인 전극의 아래 부분이 나머지 부분보다 더 두껍게 형성되고,상기 채널 층은,제1 영역; 상기 제1 영역과 상기 소스 전극 사이의 제2 영역; 및상기 제1 영역과 상기 드레인 전극 사이의 제3 영역을 포함하며,상기 제1 영역의 비저항은 0
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제2 항에 있어서,상기 채널 층은 산화아연(ZnO)를 포함하는 박막 트랜지스터
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제6 항에 있어서,상기 제1 영역의 두께는 0 초과, 40nm 이하이고, 상기 제2 영역 및 상기 제3 영역의 두께는 60nm 이상인 박막 트랜지스터
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채널 층;상기 채널 층 상의 소스 전극 및 드레인 전극; 및상기 채널 층과 절연된 게이트 전극을 포함하고,상기 채널 층은,두께에 따라 상이한 결정 특성을 가지며,상기 소스 전극 및 상기 드레인 전극의 아래 부분이 나머지 부분보다 더 두껍게 형성되고,상기 채널 층은,제1 영역; 상기 제1 영역과 상기 소스 전극 사이의 제2 영역; 및상기 제1 영역과 상기 드레인 전극 사이의 제3 영역을 포함하며,상기 제1 영역의 상부 표면에서의 결정 크기는 0 초과, 15nm 이하이고,상기 제2 영역 및 상기 제3 영역의 상부 표면에서의 결정 크기는 20nm 이상인 박막 트랜지스터
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기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극 상에 게이트 절연층을 형성하는 단계;상기 게이트 절연층 상에 채널 층을 형성하는 단계; 및상기 채널 층 상의 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고, 상기 채널 층을 형성하는 단계는,상기 소스 전극 및 상기 드레인 전극의 아래 부분이 나머지 부분보다 더 두꺼워지도록 형성하는 단계를 포함하고,상기 채널 층은 두께에 따라 상이한 결정 특성을 가지며,상기 채널 층을 형성하는 단계는,상기 게이트 절연층 상에 제1 결정 특성을 갖는 제1 영역을 형성하는 단계; 및상기 제1 영역 상의 상기 제1 결정 특성과 상이한 제2 결정 특성을 갖는 제2 영역 및 제3 영역을 형성하는 단계를 포함하고,상기 제1 영역은 반도체 특성을 갖고,상기 제2 영역 및 상기 제3 영역은 금속 특성을 갖는 박막 트랜지스터 제조 방법
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제9 항에 있어서,상기 채널 층을 형성하는 단계는,상기 게이트 절연층 상에 제1 결정 특성을 갖는 제1 영역을 형성하는 단계; 및상기 제1 영역 상의 상기 제1 결정 특성과 상이한 제2 결정 특성을 갖는 제2 영역 및 제3 영역을 형성하는 단계를 포함하고, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는,상기 제2 영역 상의 소스 전극과 상기 제3 영역 상의 드레인 전극을 형성하며,상기 제1 영역, 상기 제2 영역 및 상기 제3 영역은 동일한 조성을 갖는 박막 트랜지스터 제조 방법
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제9 항에 있어서,상기 채널 층을 형성하는 단계는,상기 게이트 절연층 상에 두께에 따라 상이한 결정 특성을 갖는 물질 층을 증착하는 단계;증착된 상기 두께에 따라 상이한 결정 특성을 갖는 물질 층 상의 상기 소스 전극 및 상기 드레인 전극이 형성될 영역 상에 마스크를 형성하는 단계; 및상기 마스크를 이용하여 상기 두께에 따라 상이한 결정 특성을 갖는 물질 층 상의 상기 소스 전극 및 상기 드레인 전극이 형성될 영역 사이의 영역을 기설정된 두께만큼 식각(etching)하는 단계를 포함하는 박막 트랜지스터 제조 방법
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기판 상에 채널 층을 형성하는 단계;상기 채널 층 상의 소스 전극 및 드레인 전극을 형성하는 단계;상기 소스 전극 및 드레인 전극이 형성된 상기 채널 층 상의 게이트 절연층을 형성하는 단계; 및상기 게이트 절연층 상의 게이트 전극을 형성하는 단계를 포함하고,상기 기판 상에 채널 층을 형성하는 단계는,상기 소스 전극 및 상기 드레인 전극의 아래 부분이 나머지 부분보다 더 두꺼워지도록 형성하는 단계를 포함하며,상기 채널 층은 두께에 따라 상이한 결정 특성을 가지며,상기 채널 층을 형성하는 단계는,제1 결정 특성을 갖는 제1 영역을 형성하는 단계; 및상기 제1 영역 상의 상기 제1 결정 특성과 상이한 제2 결정 특성을 갖는 제2 영역 및 제3 영역을 형성하는 단계를 포함하고,상기 제1 영역은 반도체 특성을 갖고,상기 제2 영역 및 상기 제3 영역은 금속 특성을 갖는 박막 트랜지스터 제조 방법
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