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정적 랜덤 액세스 메모리 셀 및 그 동작 방법(STATIC RANDOM ACCESS MEMORY CELL AND OPERATING METHOD THEREOF)

  • 기술번호 : KST2017018517
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 정적 랜덤 액세스 메모리 셀 및 그 동작 방법에 관한 것으로, 정적 랜덤 액세스 메모리 셀은 제1 및 제2 풀업(pull-up) 트랜지스터, 제1 내지 제4 풀다운(pull-down) 트랜지스터, 제1 및 제2 패스 게이트(pass-gate) 트랜지스터를 포함하고, 상기 제1 풀업 트랜지스터는, 제1 노드에서 상기 제1 풀업 트랜지스터의 드레인이 상기 제1 풀다운 트랜지스터의 드레인과 결합하고, 상기 제1 풀업 트랜지스터는, 제3 노드에서 상기 제1 풀업 트랜지스터의 게이트가 상기 제2 풀다운 트랜지스터의 게이트와 결합하고, 상기 제2 풀업 트랜지스터는, 제2 노드에서 상기 제2 풀업 트랜지스터의 드레인이 상기 제3 풀다운 트랜지스터의 드레인과 결합하고, 상기 제2 풀업 트랜지스터는, 제4 노드에서 상기 제2 풀업 트랜지스터의 게이트가 상기 제4 풀다운 트랜지스터의 게이트와 결합하고, 상기 제1 풀다운 트랜지스터는, 제5 노드에서 상기 제1 풀다운 트랜지스터의 소스가 상기 제1 패스 게이트 트랜지스터의 드레인 및 상기 제2 풀다운 트랜지스터의 드레인과 결합한다.
Int. CL G11C 11/419 (2016.06.24) G11C 11/412 (2016.06.24) G11C 7/12 (2016.06.24) G11C 8/08 (2016.06.24)
CPC G11C 11/419(2013.01) G11C 11/419(2013.01) G11C 11/419(2013.01) G11C 11/419(2013.01)
출원번호/일자 1020160063073 (2016.05.23)
출원인 연세대학교 산학협력단
등록번호/일자
공개번호/일자 10-2017-0132056 (2017.12.01) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2016.05.23)
심사청구항수 5

출원인

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번호 이름 국적 주소
1 연세대학교 산학협력단 대한민국 서울특별시 서대문구

발명자

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번호 이름 국적 주소
1 정성욱 대한민국 서울특별시 서대문구
2 박주현 대한민국 서울특별시 서대문구
3 정한울 대한민국 서울특별시 서대문구
4 김현준 대한민국 서울특별시 서대문구

대리인

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번호 이름 국적 주소
1 김연권 대한민국 서울특별시 송파구 법원로 ***, ****/****호(문정동, 문정대명벨리온)(시안특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 연세대학교 산학협력단 대한민국 서울특별시 서대문구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2016.05.23 수리 (Accepted) 1-1-2016-0495173-11
2 선행기술조사의뢰서
Request for Prior Art Search
2017.01.10 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2017.09.22 발송처리완료 (Completion of Transmission) 9-6-2017-0167198-41
4 의견제출통지서
Notification of reason for refusal
2017.11.17 발송처리완료 (Completion of Transmission) 9-5-2017-0803106-35
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2018.01.03 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2018-0008090-00
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2018.01.03 수리 (Accepted) 1-1-2018-0008053-10
7 의견제출통지서
Notification of reason for refusal
2018.02.02 발송처리완료 (Completion of Transmission) 9-5-2018-0085922-67
8 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2018.03.07 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2018-0227837-24
9 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2018.03.07 수리 (Accepted) 1-1-2018-0227830-16
10 거절결정서
Decision to Refuse a Patent
2018.06.15 발송처리완료 (Completion of Transmission) 9-5-2018-0404952-76
11 [명세서등 보정]보정서(재심사)
Amendment to Description, etc(Reexamination)
2018.07.18 보정승인 (Acceptance of amendment) 1-1-2018-0707787-65
12 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2018.07.18 수리 (Accepted) 1-1-2018-0707782-37
13 등록결정서
Decision to Grant Registration
2018.07.31 발송처리완료 (Completion of Transmission) 9-5-2018-0516700-26
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번호 청구항
1 1
메모리 셀에 있어서,제1 및 제2 풀업(pull-up) 트랜지스터, 제1 내지 제4 풀다운(pull-down) 트랜지스터, 제1 및 제2 패스 게이트(pass-gate) 트랜지스터를 포함하고,상기 제1 풀업 트랜지스터는, 제1 노드에서 상기 제1 풀업 트랜지스터의 드레인이 상기 제1 풀다운 트랜지스터의 드레인과 결합하고,상기 제1 풀업 트랜지스터는, 제3 노드에서 상기 제1 풀업 트랜지스터의 게이트가 상기 제2 풀다운 트랜지스터의 게이트와 결합하고,상기 제2 풀업 트랜지스터는, 제2 노드에서 상기 제2 풀업 트랜지스터의 드레인이 상기 제3 풀다운 트랜지스터의 드레인과 결합하고,상기 제2 풀업 트랜지스터는, 제4 노드에서 상기 제2 풀업 트랜지스터의 게이트가 상기 제4 풀다운 트랜지스터의 게이트와 결합하고,상기 제1 풀다운 트랜지스터는, 제5 노드에서 상기 제1 풀다운 트랜지스터의 소스가 상기 제1 패스 게이트 트랜지스터의 드레인 및 상기 제2 풀다운 트랜지스터의 드레인과 결합하고,상기 제3 풀다운 트랜지스터는, 제6 노드에서 상기 제3 풀다운 트랜지스터의 소스가 상기 제2 패스 게이트 트랜지스터의 소스 및 상기 제4 풀다운 트랜지스터의 드레인이 결합하고,상기 제1 풀다운 트랜지스터는, 상기 제1 풀다운 트랜지스터의 게이트가 제1 워드 라인(word line)과 결합하고,상기 제3 풀다운 트랜지스터는, 상기 제3 풀다운 트랜지스터의 게이트가 제2 워드 라인과 결합하고,상기 제1 패스 게이트 트랜지스터는, 상기 제1 패스 게이트 트랜지스터의 소스가 제1 비트 라인과 결합하고,상기 제2 패스 게이트 트랜지스터는, 상기 제2 패스 게이트 트랜지스터의 드레인이 제2 비트 라인과 결합하고,상기 제3 풀다운 트랜지스터는, 상기 제4 풀다운 트랜지스터를 통하여 상기 제2 비트라인이 출력(discharge)하는 리드 동작의 경우, 상기 제2 워드 라인의 값을 부정(negative)으로 입력 받아 턴 오프(turnoff) 되고,상기 제2 노드는, 상기 제3 풀다운 트랜지스터의 턴 오프 된 경우 상기 제2 비트라인이 출력하는 리드 동작에서 상기 제2 비트라인 출력으로부터의 영향을 방지하여 데이터 값을 유지하고,상기 제1 풀다운 트랜지스터는, 제1 쓰기 동작에서 상기 제1 비트 라인의 전압 값이 긍정인 경우, 상기 제1 워드 라인의 값을 부정으로 입력 받아 턴 오프되며,상기 제3 풀다운 트랜지스터는, 상기 제1 쓰기 동작에서 상기 제2 워드 라인의 값을 긍정으로 입력 받아 턴 온되고,상기 제1 풀다운 트랜지스터는, 제2 쓰기 동작에서 상기 제1 워드 라인의 값을 긍정으로 입력 받아 턴 온되며,상기 제3 풀다운 트랜지스터는, 상기 제2 쓰기 동작에서 상기 제2 비트 라인의 전압 값이 긍정인 경우, 상기 제2 워드 라인의 값을 부정으로 입력 받아 턴 오프되고,상기 제1 풀업 트랜지스터는, 상기 제2 쓰기 동작 중 상기 제1 워드 라인의 값이 유지되고, 상기 제3 풀다운 트랜지스터가 상기 제2 워드 라인의 값을 부정에서 긍정으로 변환 입력 받을 경우, 상기 제2 노드에 전압이 충전되어 강도가 감소하며,상기 제2 풀업 트랜지스터는, 상기 제1 쓰기 동작 중 상기 제2 워드 라인의 값이 유지되고, 상기 제1 풀다운 트랜지스터가 상기 제1 워드 라인의 값을 부정에서 긍정으로 변환 입력 받을 경우, 상기 제1 노드에 전압이 충전되어 강도가 감소하는 메모리 셀
2 2
제1 항에 있어서,상기 제1 패스 게이트 트랜지스터는, 상기 제1 패스 게이트 트랜지스터의 게이트가 제3 워드 라인과 결합하고,상기 제2 패스 게이트 트랜지스터는, 상기 제2 패스 게이트 트랜지스터의 게이트가 상기 제3 워드 라인과 결합하는 메모리 셀
3 3
제 2항에 있어서,상기 제3 풀다운 트랜지스터는, 상기 제1 비트라인이 출력(discharge)하는 리드(read) 동작의 경우, 상기 제2 워드 라인의 값을 부정(negative)으로 입력받고,상기 제2 노드는, 상기 제2 워드 라인의 값이 부정인 경우, 상기 제2 노드의 데이터 값을 유지하는 메모리 셀
4 4
삭제
5 5
삭제
6 6
삭제
7 7
삭제
8 8
제1 항에 있어서,상기 제1 노드는, 쓰기(write) 동작에서 상기 제1 노드의 데이터 값이 긍정(positive)인 경우, 제1 비트 라인으로 전압을 출력하고,상기 제2 노드는, 상기 쓰기 동작에서 상기 제2 노드의 데이터 값이 긍정인 경우, 제2 비트 라인으로 전압을 출력하는 메모리 셀
9 9
삭제
10 10
제1 항에 있어서,상기 제1 노드는, 상기 제4 노드와 결합하고, 상기 제4 노드와 동일한 전압을 가지고,상기 제2 노드는, 상기 제3 노드와 결합하고, 상기 제3 노드와 동일한 전압을 가지는 메모리 셀
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 산업통상자원부 연세대학교 산학협력단 산업기술혁신사업 스마트 센서 SoC용 초저전압 회로 및 IP 설계 기술 개발