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메모리 셀에 있어서,제1 및 제2 풀업(pull-up) 트랜지스터, 제1 내지 제4 풀다운(pull-down) 트랜지스터, 제1 및 제2 패스 게이트(pass-gate) 트랜지스터를 포함하고,상기 제1 풀업 트랜지스터는, 제1 노드에서 상기 제1 풀업 트랜지스터의 드레인이 상기 제1 풀다운 트랜지스터의 드레인과 결합하고,상기 제1 풀업 트랜지스터는, 제3 노드에서 상기 제1 풀업 트랜지스터의 게이트가 상기 제2 풀다운 트랜지스터의 게이트와 결합하고,상기 제2 풀업 트랜지스터는, 제2 노드에서 상기 제2 풀업 트랜지스터의 드레인이 상기 제3 풀다운 트랜지스터의 드레인과 결합하고,상기 제2 풀업 트랜지스터는, 제4 노드에서 상기 제2 풀업 트랜지스터의 게이트가 상기 제4 풀다운 트랜지스터의 게이트와 결합하고,상기 제1 풀다운 트랜지스터는, 제5 노드에서 상기 제1 풀다운 트랜지스터의 소스가 상기 제1 패스 게이트 트랜지스터의 드레인 및 상기 제2 풀다운 트랜지스터의 드레인과 결합하고,상기 제3 풀다운 트랜지스터는, 제6 노드에서 상기 제3 풀다운 트랜지스터의 소스가 상기 제2 패스 게이트 트랜지스터의 소스 및 상기 제4 풀다운 트랜지스터의 드레인이 결합하고,상기 제1 풀다운 트랜지스터는, 상기 제1 풀다운 트랜지스터의 게이트가 제1 워드 라인(word line)과 결합하고,상기 제3 풀다운 트랜지스터는, 상기 제3 풀다운 트랜지스터의 게이트가 제2 워드 라인과 결합하고,상기 제1 패스 게이트 트랜지스터는, 상기 제1 패스 게이트 트랜지스터의 소스가 제1 비트 라인과 결합하고,상기 제2 패스 게이트 트랜지스터는, 상기 제2 패스 게이트 트랜지스터의 드레인이 제2 비트 라인과 결합하고,상기 제3 풀다운 트랜지스터는, 상기 제4 풀다운 트랜지스터를 통하여 상기 제2 비트라인이 출력(discharge)하는 리드 동작의 경우, 상기 제2 워드 라인의 값을 부정(negative)으로 입력 받아 턴 오프(turnoff) 되고,상기 제2 노드는, 상기 제3 풀다운 트랜지스터의 턴 오프 된 경우 상기 제2 비트라인이 출력하는 리드 동작에서 상기 제2 비트라인 출력으로부터의 영향을 방지하여 데이터 값을 유지하고,상기 제1 풀다운 트랜지스터는, 제1 쓰기 동작에서 상기 제1 비트 라인의 전압 값이 긍정인 경우, 상기 제1 워드 라인의 값을 부정으로 입력 받아 턴 오프되며,상기 제3 풀다운 트랜지스터는, 상기 제1 쓰기 동작에서 상기 제2 워드 라인의 값을 긍정으로 입력 받아 턴 온되고,상기 제1 풀다운 트랜지스터는, 제2 쓰기 동작에서 상기 제1 워드 라인의 값을 긍정으로 입력 받아 턴 온되며,상기 제3 풀다운 트랜지스터는, 상기 제2 쓰기 동작에서 상기 제2 비트 라인의 전압 값이 긍정인 경우, 상기 제2 워드 라인의 값을 부정으로 입력 받아 턴 오프되고,상기 제1 풀업 트랜지스터는, 상기 제2 쓰기 동작 중 상기 제1 워드 라인의 값이 유지되고, 상기 제3 풀다운 트랜지스터가 상기 제2 워드 라인의 값을 부정에서 긍정으로 변환 입력 받을 경우, 상기 제2 노드에 전압이 충전되어 강도가 감소하며,상기 제2 풀업 트랜지스터는, 상기 제1 쓰기 동작 중 상기 제2 워드 라인의 값이 유지되고, 상기 제1 풀다운 트랜지스터가 상기 제1 워드 라인의 값을 부정에서 긍정으로 변환 입력 받을 경우, 상기 제1 노드에 전압이 충전되어 강도가 감소하는 메모리 셀
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