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채널층;상기 채널층 상의 정보 저장층;상기 정보 저장층 상에 배치되고 서로 이격된 제 1 도전체를 포함하는 복수의 제어 게이트들; 및상기 복수의 제어 게이트들의 서로 대향하는 측벽 상에 형성되고 상기 도전체보다 더 큰 일함수를 갖는 제 2 도전체를 포함하는 도전성 커버층을 포함하는 비휘발성 메모리 소자
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제 1 항에 있어서, 상기 도전성 커버층은 상기 복수의 제어 게이트들의 상기 측벽과 상부 표면 상에 형성되는 비휘발성 메모리 소자
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제 1 항에 있어서, 상기 제 1 도전체는, 도핑된 폴리실리콘, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 니켈(Ni), 크롬(Cr), 망간(Mn), 파라듐(Pd), 지르코늄(Zr), 금(Au), 백금(Pt), 이리듐(Ir), 티타늄(Ti), 탄탈륨(Ta), 몰리브데늄(Mo), 루테늄(Ru), 로듐(Rh), 바나듐(V), 어븀(Er), 이의 도전성 실리콘화물, 이의 도전성 질화물, 및 이의 도전성 산화물 중 어느 하나이며, 상기 제 2 도전체는, 이들 중 다른 하나인 비휘발성 메모리 소자
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제 1 항에 있어서, 상기 제 2 도전체는 상기 제 1 도전체의 표면을 개질시켜 형성되는 비휘발성 메모리 소자
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제 1 항에 있어서, 상기 제 1 도전체의 표면의 개질은, 불순물 도핑, 실리사이드화 또는 표면 처리를 통해 수행되는 비휘발성 메모리 소자
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제 1 항에 있어서, 상기 정보 저장층은, 상기 채널층과 접하는 터널링 절연막;상기 복수의 제어 게이트들과 접하는 블로킹 절연막; 및상기 터널링 절연막과 상기 블록킹 절연막 사이의 전하 트랩 저장층을 포함하는 비휘발성 메모리 소자
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제 1 항에 있어서, 상기 복수의 제어 게이트들의 제 1 폭(W1)에 대한 상기 도전성 커버층의 제 2 폭(W2)의 비(W2/W1)는 0
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제 1 항에 있어서, 상기 도전성 커버층의 제 2 폭(W2)은 인접하는 제어 게이트들 사이의 거리의 1/2 이하의 범위 내인 비휘발성 메모리 소자
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제 1 항에 있어서, 상기 채널층은 상기 비휘발성 메모리 소자가 형성되는 기판의 주면과 수직 방향으로 연장된 비휘발성 메모리 소자
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제 9 항에 있어서, 상기 비휘발성 메모리 소자는, SMArT, BiCS(Bit Cost Scalable technology), P-Bics (Piped-Bics), VRAT(Vertical-Recess-Array-Transistor) 또는 TCAT(Terabit Cell Array Transistor) 구조를 갖는 비휘발성 메모리 소자
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제 1 항에 있어서, 상기 정보 저장층은 상기 복수의 제어 게이트들 사이의 공간을 채우도록 형성되는 비휘발성 메모리 소자
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기판 상에 절연막을 형성하는 단계;상기 절연막 상에 제 1 일함수를 갖는 제 1 도전막 및 상기 제 1 도전막의 상부 표면 및 하부 표면 중 적어도 하나 상에 상기 제 1 일함수보다 더 큰 제 2 일함수를 갖는 제 2 도전막을 갖는 2층 이상의 도전막 스택을 형성하는 단계;상기 절연막을 형성하는 단계와 상기 도전막들을 형성하는 단계를 교번하여 반복 적층하여 적층 구조를 형성하는 단계;서로 적층 구조를 깊이 방향으로 연속적으로 패터닝하여 상기 기판에 수직한 관통 홀들을 형성하는 단계;상기 관통 홀들의 측벽 상에 정보 저장막을 형성하는 단계; 및상기 관통 홀들 내의 상기 정보 저장막에 의해 한정된 홈 영역 내에 채널층을 포함하는 반도체 기둥을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법
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제 1 항에 있어서, 상기 제 1 도전막은, 도핑된 폴리실리콘, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 니켈(Ni), 크롬(Cr), 망간(Mn), 파라듐(Pd), 지르코늄(Zr), 금(Au), 백금(Pt), 이리듐(Ir), 티타늄(Ti), 탄탈륨(Ta), 몰리브데늄(Mo), 루테늄(Ru), 로듐(Rh), 바나듐(V), 어븀(Er), 이의 도전성 실리콘화물, 이의 도전성 질화물, 및 이의 도전성 산화물 중 어느 하나이며, 상기 제 2 도전막은 이들 중 다른 하나인 비휘발성 메모리 소자의 제조 방법
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제 12 항에 있어서, 상기 제 2 도전막은 상기 제 1 도전층의 표면을 개질시켜 형성되는 비휘발성 메모리 소자의 제조 방법
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제 12 항에 있어서, 상기 제 1 도전막의 표면의 개질은, 불순물 도핑, 실리사이드화 또는 표면 처리를 통해 수행되는 비휘발성 메모리 소자의 제조 방법
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제 12 항에 있어서, 상기 정보 저장막은, 상기 채널층과 접하는 터널링 절연막;상기 상기 터널링 절연막 상의 전하 트랩 저장막; 및상기 전하 트랩 저장막 상의 블록킹 절연막을 포함하는 비휘발성 메모리 소자의 제조 방법
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제 12 항에 있어서, 상기 제 1 도전막의 제 1 두께(W1)에 대한 상기 제 2 도전막의 제 2 두께(W2)의 비(W2/W1)는 0
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제 12 항에 있어서, 상기 제 3 도전막의 두께는 제 2 도전막들 사이의 거리의 1/2 이하의 범위 내인 비휘발성 메모리 소자의 제조 방법
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제 12 항에 있어서, 상기 비휘발성 메모리 소자는, SMArT, BiCS(Bit Cost Scalable technology), P-Bics (Piped-Bics), VRAT(Vertical-Recess-Array-Transistor) 또는 TCAT(Terabit Cell Array Transistor) 구조를 갖는 비휘발성 메모리 소자의 제조 방법
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제 12 항에 있어서, 상기 정보 저장막은 복수의 제어 게이트들 사이의 공간을 채우도록 형성되는 비휘발성 메모리 소자의 제조 방법
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