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손실저감을 위한 소자 배치를 갖는 ＰＷＭ 단상 인버터 회로 및 그 동작방법(Power device arrangement of single phase inverter with reduced common mode noise for power loss reduction)

기술번호 : KST2018000972
담당센터 : 대전기술혁신센터
전화번호 : 042-610-2279

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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약	본 발명은 손실저감을 위한 소자 배치를 갖는 ＰＷＭ 단상 인버터 회로 및 그 동작방법에 대한 것이다. 보다 상세하게는 상용 단상 전원의 중성점과 연결되어 상용전원의 주파수 60Hz로 턴 온-오프하는 상보적인 스위치는 IGBT 소자를 사용하고, 반면 상용 전원의 Live와 연결되어 높은 주파수로 구동되는 스위치는 스위칭 손실의 저감이 중요하므로 MOSFET 소자를 사용하는 회로 소자 배치 방법에 관한 것이다.
Int. CL	H02M 7/48 (2016.08.17) H02M 1/44 (2016.08.17) H02M 1/12 (2016.08.17) H02M 1/00 (2016.08.17)
CPC	H02M 7/48(2013.01) H02M 7/48(2013.01) H02M 7/48(2013.01) H02M 7/48(2013.01) H02M 7/48(2013.01) H02M 7/48(2013.01) H02M 7/48(2013.01)
출원번호/일자	1020160089940 (2016.07.15)
출원인	한국교통대학교산학협력단
등록번호/일자
공개번호/일자	10-2018-0008990 (2018.01.25) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태	공개
심사진행상태	수리
심판사항
구분	신규
원출원번호/일자
관련 출원번호
심사청구여부/일자	Y (2016.07.15)
심사청구항수	2

출원인

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번호	이름	국적	주소
1	한국교통대학교산학협력단	대한민국	충청북도 충주시 대

발명자

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번호	이름	국적	주소
1	김학원	대한민국	충북 충주시 금릉로 *
2	조관열	대한민국	충북 충주시 금릉로 **
3	이승주	대한민국	충청북도 충주
4	이종욱	대한민국	경기도 고양시 일산동구
5	최원일	대한민국	경기도 용인시 기흥구
6	최해준	대한민국	충청북도 청주시 서원구
7	김학준	대한민국	인천광역시 부평구

대리인

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번호	이름	국적	주소
1	특허법인 아이퍼스	대한민국	서울특별시 강남구 삼성로*길, *층(대치동 삼성빌딩)

최종권리자

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번호	이름	국적	주소
최종권리자 정보가 없습니다

번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호	서류명	접수/발송일자	처리상태	접수/발송번호
1	[특허출원]특허출원서 [Patent Application] Patent Application	2016.07.15	수리 (Accepted)	1-1-2016-0687448-64
2	보정요구서 Request for Amendment	2017.05.02	발송처리완료 (Completion of Transmission)	9-5-2017-0317460-61
3	무효처분통지서 Notice for Disposition of Invalidation	2017.08.31	발송처리완료 (Completion of Transmission)	9-5-2017-0609440-74
4	의견제출통지서 Notification of reason for refusal	2017.12.27	발송처리완료 (Completion of Transmission)	9-5-2017-0906179-95
5	[명세서등 보정]보정서 [Amendment to Description, etc.] Amendment	2018.02.21	보정승인간주 (Regarded as an acceptance of amendment)	1-1-2018-0181911-48
6	[거절이유 등 통지에 따른 의견]의견(답변, 소명)서 [Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)	2018.02.21	수리 (Accepted)	1-1-2018-0181910-03
7	거절결정서 Decision to Refuse a Patent	2018.06.18	발송처리완료 (Completion of Transmission)	9-5-2018-0407395-69
8	출원인정보변경(경정)신고서 Notification of change of applicant's information	2020.02.21	수리 (Accepted)	4-1-2020-5039896-32

번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호	청구항
1	1 PWM 단상 인버터 회로에 있어서,DC 입력 전원;상기 DC 입력 전원의 양(+) 전압단에 일단이 연결되며, IGBT로 구성되는 제 1 스위치;상기 제 1 스위치의 타단에 일단이 연결되고, 상기 DC 입력 전원의 음(-) 전압단에 타단이 연결되며, IGBT로 구성되는 제 2 스위치;상기 제 1 스위치의 일단에 일단이 연결되며, MOSFET으로 구성되는 제 3 스위치;상기 제 3 스위치의 타단에 일단이 연결되고, 상기 제 2 스위치의 타단에 타단이 연결되며, MOSFET으로 구성되는 제 4 스위치;상기 제 3 스위치 및 상기 제 4 스위치의 동작을 제어하는 PWM 제어기;상기 제 3 스위치의 타단 및 상기 제 4 스위치의 일단에 일단이 연결되는 인덕터;상기 인덕터의 타단에 일단이 연결되고, 상기 제 1 스위치의 타단 및 상기 제 2 스위치의 일단에 타단이 연결되는 출력 캐패시터;상기 캐패시터의 양단의 전압을 출력으로 하는 출력부; 및상기 제 4 스위치의 타단과 접지 사이에 연결되는 커먼 캐패시터;를 포함하는 것을 특징으로 하는 손실저감을 위한 소자 배치를 갖는 ＰＷＭ 단상 인버터 회로
2	2 제 1 항에 있어서,상기 출력 캐패시터의 타단은 상기 접지와 연결되며,상기 출력부에 양의 전압을 출력시키기 위해,상기 IGBT로 구성되는 제 1 스위치는 개방되고, 상기 IGBT로 구성되는 제 2 스위치를 단락되며,상기 PWM 제어기는, 상기 MOSFET으로 구성되는 제 3 스위치를 상보적으로 스위칭하는 것을 특징으로 하는 손실저감을 위한 소자 배치를 갖는 ＰＷＭ 단상 인버터 회로
3	3 제 2항에 있어서, 상기 출력부에 양의 전압을 출력시킬 때,상기 PWM 제어기는,상기 출력부에 전력공급시 상기 MOSFET으로 구성되는 제 3 스위치를 단락하고, 상기 MOSFET으로 구성되는 제 4 스위치를 개방하며,회생모드시 상기 MOSFET으로 구성되는 제 3 스위치를 개방하고, 상기 MOSFET으로 구성되는 제 4 스위치를 단락하는 것을 특징으로 하는 손실저감을 위한 소자 배치를 갖는 ＰＷＭ 단상 인버터 회로
4	4 제 3항에 있어서, 상기 출력부에 음의 전압을 출력시키기 위해,상기 IGBT로 구성되는 제 1 스위치는 단락되고, 상기 IGBT로 구성되는 제 2 스위치를 개방되며,상기 PWM 제어기는, 상기 MOSFET으로 구성되는 제 4 스위치를 상보적으로 스위칭하는 것을 특징으로 하는 손실저감을 위한 소자 배치를 갖는 ＰＷＭ 단상 인버터 회로
5	5 제 4항에 있어서, 상기 출력부에 음의 전압을 출력시킬 때,상기 PWM 제어기는,상기 출력부에 전력공급시 상기 MOSFET으로 구성되는 제 3 스위치를 개방하고, 상기 MOSFET으로 구성되는 제 4 스위치를 단락하며,회생모드시 상기 MOSFET으로 구성되는 제 3 스위치를 단락하고, 상기 MOSFET으로 구성되는 제 4 스위치를 개방하는 것을 특징으로 하는 손실저감을 위한 소자 배치를 갖는 ＰＷＭ 단상 인버터 회로
6	6 제 5항에 있어서, 상기 제1스위치와, 상기 제2스위치를 IGBT로 구성하고, 상기 제3스위치와 상기 제4스위치를 MOSFET으로 구성하는 경우, 제1스위치 내지 제4스위치 모두를 IGBT로 구성하는 경우와 대비하여, 스위칭 전력손실이 감소되는 것을 특징으로 하는 손실저감을 위한 소자 배치를 갖는 ＰＷＭ 단상 인버터 회로
7	7 제 6항에 있어서, 상기 제1스위치와, 상기 제2스위치를 IGBT로 구성하고, 상기 제3스위치와 상기 제4스위치를 MOSFET으로 구성하는 경우, 제1스위치 내지 제4스위치 모두를 MOSFET으로 구성하는 경우와 대비하여, 컨덕션 전력손실이 감소되는 것을 특징으로 하는 손실저감을 위한 소자 배치를 갖는 ＰＷＭ 단상 인버터 회로
8	8 제 7항에 있어서,스위칭 주파수가 커질수록 상기 전력손실 감소가 커지는 것을 특징으로 하는 손실저감을 위한 소자 배치를 갖는 ＰＷＭ 단상 인버터 회로
9	9 DC 입력 전원, 상기 DC 입력 전원의 양(+) 전압단에 일단이 연결되며 IGBT로 구성되는 제 1 스위치, 상기 IGBT로 구성되는 제 1 스위치의 타단에 일단이 연결되고, 상기 DC 입력 전원의 음(-) 전압단에 타단이 연결되며 IGBT로 구성되는 제 2 스위치, 상기 IGBT로 구성되는 제 1 스위치의 일단에 일단이 연결되는 MOSFET으로 구성되는 제 3 스위치, 상기 MOSFET으로 구성되는 제 3 스위치의 타단에 일단이 연결되고, 상기 제 2 스위치의 타단에 타단이 연결되며 MOSFET으로 구성되는 제 4 스위치, 상기 제 3 스위치 및 상기 제 4 스위치의 동작을 제어하는 PWM 제어기, 상기 제 3 스위치의 타단 및 상기 제 4 스위치의 일단에 일단이 연결되는 인덕터, 상기 인덕터의 타단에 일단이 연결되고, 상기 제 1 스위치의 타단 및 상기 제 2 스위치의 일단에 타단이 연결되는 출력 캐패시터, 상기 캐패시터의 양단의 전압을 출력으로 하는 출력부 및 상기 제 4 스위치의 타단과 접지 사이에 연결되는 커먼 캐패시터를 포함하고, 상기 출력 캐패시터의 타단은 상기 접지와 연결되는 PWM 단상 인버터 회로의 동작 방법에 있어서,상기 출력부에 양의 전압을 출력시키기 위해, 상기 IGBT로 구성되는 제 1 스위치를 개방시키고, 상기 IGBT로 구성되는 제 2 스위치를 단락시키며, 상기 PWM 제어기는, 상기 MOSFET으로 구성되는 제 3 스위치를 상보적으로 스위칭하는 제1단계; 및상기 출력부에 음의 전압을 출력시키기 위해, 상기 IGBT로 구성되는 제 1 스위치를 단락시키고, 상기 IGBT로 구성되는 제 2 스위치를 개방시키며, 상기 PWM 제어기는, 상기 MOSFET으로 구성되는 제 4 스위치를 상보적으로 스위칭하는 제2단계;를 포함하는 것을 특징으로 하는 손실저감을 위한 소자 배치를 갖는 ＰＷＭ 단상 인버터 회로의 동작 방법
10	10 제 9항에 있어서, 상기 제1단계에서, 상기 PWM 제어기는, 상기 출력부에 전력공급시 상기 MOSFET으로 구성되는 제 3 스위치를 단락하고, 상기 MOSFET으로 구성되는 제 4 스위치를 개방하며, 회생모드시 상기 MOSFET으로 구성되는 제 3 스위치를 개방하고, 상기 MOSFET으로 구성되는 제 4 스위치를 단락하는 것을 특징으로 하는 손실저감을 위한 소자 배치를 갖는 ＰＷＭ 단상 인버터 회로의 동작 방법
11	11 제 10항에 있어서, 상기 제2단계에서, 상기 PWM 제어기는, 상기 출력부에 전력공급시 상기 MOSFET으로 구성되는 제 3 스위치를 개방하고, 상기 MOSFET으로 구성되는 제 4 스위치를 단락하며, 회생모드시 상기 MOSFET으로 구성되는 제 3 스위치를 단락하고, 상기 MOSFET으로 구성되는 제 4 스위치를 개방하는 것을 특징으로 하는 손실저감을 위한 소자 배치를 갖는 ＰＷＭ 단상 인버터 회로의 동작방법
12	12 제 11항에 있어서, 상기 제1스위치와, 상기 제2스위치를 IGBT로 구성하고, 상기 제3스위치와 상기 제4스위치를 MOSFET으로 구성하는 경우, 제1스위치 내지 제4스위치 모두를 IGBT로 구성하는 경우와 대비하여, 스위칭 전력손실이 감소되는 것을 특징으로 하는 손실저감을 위한 소자 배치를 갖는 ＰＷＭ 단상 인버터 회로의 동작방법
13	13 제 12항에 있어서, 상기 제1스위치와, 상기 제2스위치를 IGBT로 구성하고, 상기 제3스위치와 상기 제4스위치를 MOSFET으로 구성하는 경우, 제1스위치 내지 제4스위치 모두를 MOSFET으로 구성하는 경우와 대비하여, 컨덕션 전력손실이 감소되는 것을 특징으로 하는 손실저감을 위한 소자 배치를 갖는 ＰＷＭ 단상 인버터 회로의 동작방법
14	14 제 13항에 있어서, 스위칭 주파수가 커질수록 상기 전력손실 감소가 커지는 것을 특징으로 하는 손실저감을 위한 소자 배치를 갖는 ＰＷＭ 단상 인버터 회로의 동작방법

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번호	서류명	접수/발송일자	처리상태	접수/발송번호
1	[특허출원]특허출원서	2016.07.15	수리 (Accepted)	1-1-2016-0687448-64
2	보정요구서	2017.05.02	발송처리완료 (Completion of Transmission)	9-5-2017-0317460-61
3	무효처분통지서	2017.08.31	발송처리완료 (Completion of Transmission)	9-5-2017-0609440-74
4	의견제출통지서	2017.12.27	발송처리완료 (Completion of Transmission)	9-5-2017-0906179-95
5	[명세서등 보정]보정서	2018.02.21	보정승인간주 (Regarded as an acceptance of amendment)	1-1-2018-0181911-48
6	[거절이유 등 통지에 따른 의견]의견(답변, 소명)서	2018.02.21	수리 (Accepted)	1-1-2018-0181910-03
7	거절결정서	2018.06.18	발송처리완료 (Completion of Transmission)	9-5-2018-0407395-69
8	출원인정보변경(경정)신고서	2020.02.21	수리 (Accepted)	4-1-2020-5039896-32

중요키워드

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[KST2015205900][한국교통대학교]	삼각파 비교 ＰＷＭ방식을 적용한 비엔나 정류기의 전압제어를 위한 스위칭 함수 발생기 및 스위칭 함수 발생방법	새창보기

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