| 1 |
1
채널층;상기 채널층 상의 정보 저장층;상기 정보 저장층 상에 배치되고 서로 이격된 복수의 제어 게이트들; 및상기 복수의 제어 게이트들 중 인접하는 제어 게이트들 사이에 배치되는 적어도 하나 이상의 서브 게이트를 포함하는 비휘발성 메모리 소자
|
| 2 |
2
제 1 항에 있어서, 프로그램 동작시 상기 적어도 하나 이상의 서브 게이트 중 선택된 제어 게이트에 인접하는 서브 게이트는 상기 선택된 제어 게이트에 인가되는 프로그램 전압과 반대 극성의 전압이 인가되는 비휘발성 메모리 소자
|
| 3 |
3
제 2 항에 있어서, 프로그램 동작시 비선택된 서브 게이트는 플로팅되거나, 인히비트 전압이 인가되는 비휘발성 메모리 소자
|
| 4 |
4
제 1 항에 있어서, 상기 적어도 하나 이상의 서브 게이트의 폭(W1)은 상기 인접하는 제어 게이트 사이의 거리(W2)와의 비(W1/W2)가 0
|
| 5 |
5
제 1 항에 있어서, 상기 적어도 하나의 서브 게이트는 상기 복수의 제어 게이트들과 동일한 도전체로 형성되는 비휘발성 메모리 소자
|
| 6 |
6
제 1 항에 있어서, 상기 적어도 하나의 서브 게이트는 도핑된 폴리실리콘, 텅스텐(W), 코발트(Co), 니켈(Ni), 파라듐(Pd), 백금(Pt), 티타늄(Ti), 탄탈륨(Ta), 몰리브데늄(Mo), 루테늄(Ru), 어븀(Er), 이의 도전성 실리콘화물, 이의 도전성 질화물, 및 이의 도전성 산화물 중 어느 하나 또는 이의 혼합물을 포함하는 비휘발성 메모리 소자
|
| 7 |
7
제 1 항에 있어서, 상기 정보 저장층은, 상기 채널층과 접하는 터널링 절연막;상기 복수의 제어 게이트들과 접하는 블로킹 절연막; 및상기 터널링 절연막과 상기 블록킹 절연막 사이의 전하 트랩 저장층을 포함하는 비휘발성 메모리 소자
|
| 8 |
8
제 1 항에 있어서, 상기 채널층은 상기 비휘발성 메모리 소자가 형성되는 기판의 주면과 수직 방향으로 연장된 비휘발성 메모리 소자
|
| 9 |
9
제 1 항에 있어서, 상기 정보 저장층은 상기 복수의 제어 게이트들이 공유하는 비휘발성 메모리 소자
|
| 10 |
10
제 1 항에 있어서, 상기 비휘발성 메모리 소자는 SMArT, BiCS(Bit Cost Scalable technology), P-Bics (Piped-Bics), VRAT(Vertical-Recess-Array-Transistor) 또는 TCAT(Terabit Cell Array Transistor) 구조를 갖는 비휘발성 메모리 소자
|
| 11 |
11
각각 직렬 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 스트링들;상기 복수의 메모리 셀들 각각의 제어 게이트에 연결되는 워드라인들;상기 워드라인들 중 인접하는 워드라인들 사이에 배치되는 서브 워드라인들;상기 메모리 셀 스트링들 각각의 일 단부에 연결되는 비트라인들;상기 워드라인들 및 서브 워드라인들을 통해 상기 복수의 메모리 셀들에 전기적으로 연결되는 행 디코더; 및상기 비트라인들을 통해 메모리 셀 스트링들에 전기적으로 연결되는 열 디코더를 포함하는 비휘발성 메모리 소자
|
| 12 |
12
제 11 항에 있어서, 상기 서브 워드라인들의 개수는 상기 워드라인들의 총 개수 대비 1 개 더 작은 비휘발성 메모리 소자
|
| 13 |
13
제 11 항에 있어서, 프로그램 동작시 상기 서브 워드라인들 중 선택된 워드라인에 인접하는 서브 워드라인들에는 상기 선택된 워드라인에 인가되는 프로그램 전압과 반대 극성의 전압이 인가되는 비휘발성 메모리 소자
|
| 14 |
14
제 11 항에 있어서, 프로그램 동작시 비선택된 서브 워드라인은 접지되거나 인히비트 전압이 인가되는 비휘발성 메모리 소자
|
| 15 |
15
기판 상에 절연막을 형성하는 단계;상기 절연막 상에 도전막을 형성하는 단계;상기 절연막을 형성하는 단계와 상기 도전막을 형성하는 단계를 교번하여 반복 수행하고, 반복 적층되는 도전막은 제어 게이트를 형성하기 위한 제 1도전막 및 상기 제 1 도전막들 사이에 배치되는 서브 게이트를 형성하기 위한 제 2 도전막을 포함하는 적층 구조를 형성하는 단계;상기 절연층을 형성하는 단계와 상기 도전층들을 형성하는 단계를 교번하여 반복 적층하여 적층 구조를 형성하는 단계;상기 적층 구조를 깊이 방향으로 연속적으로 패터닝하여 상기 기판에 수직한 관통 홀들을 형성하는 단계;상기 관통 홀들의 측벽 상에 정보 저장층을 형성하는 단계; 및상기 관통 홀들 내의 상기 정보 저장층에 의해 한정된 홈 영역 내에 채널층을 포함하는 반도체 기둥을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법
|
| 16 |
16
제 15 항에 있어서, 상기 제 1 도전막 및 상기 제 2 도전막은 동일한 도전체로 형성되는 비휘발성 메모리 소자의 제조 방법
|
| 17 |
17
제 15 항에 있어서, 상기 제 2 도전막은 도핑된 폴리실리콘, 텅스텐(W), 코발트(Co), 니켈(Ni), 파라듐(Pd), 백금(Pt), 티타늄(Ti), 탄탈륨(Ta), 몰리브데늄(Mo), 루테늄(Ru), 어븀(Er), 이의 도전성 실리콘화물, 이의 도전성 질화물, 및 이의 도전성 산화물 중 어느 하나 또는 이의 혼합물을 포함하는 비휘발성 메모리 소자의 제조 방법
|
| 18 |
18
제 15 항에 있어서, 상기 제 2 도전막의 두께(W1)는 상기 제 2 도전막과 인접하는 상기 제 1 도전막과의 거리의 비(W1/W2)가 0
|
| 19 |
19
제 15 항에 있어서, 상기 정보 저장층은, 상기 채널층과 접하는 터널링 절연층;상기 제어 게이트과 접하는 블로킹 절연층; 및상기 터널링 절연층과 상기 블록킹 절연층 사이의 전하 트랩 저장층을 포함하는 비휘발성 메모리 소자의 제조 방법
|
