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벌크 실리콘 기판과 바디 컨택이 가능하도록 상기 실리콘 기판과 일체로 형성되어 돌출된 실리콘 핀;상기 실리콘 기판에서 상기 실리콘 핀의 일정 높이까지 채워진 격리 절연막;상기 격리 절연막 상에서 상기 실리콘 핀의 대향 하는 양 측면과 상면에 각각 일정 두께로 형성된 Si1-xGex(0
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제 1 항에 있어서,상기 액티브층의 게르마늄(Ge)의 조성비 x는 0
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제 2 항에 있어서,상기 게이트 절연막은 상기 실리콘 산화막 상에 상기 실리콘 산화막보다 유전율이 높은 고유전율막이 더 형성된 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터
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제 1 항에 있어서상기 게이트 절연막은 실리콘 산화막보다 유전율이 높은 고유전율막인 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터
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제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 소스 지지부와 상기 드레인 지지부 사이에는 상기 실리콘 핀과 동일한 구조를 갖는 복수 개의 실리콘 핀이 일정 간격 병렬로 이격되어 형성되고,상기 액티브층은 상기 격리 절연막 위로 돌출된 상기 복수 개의 실리콘 핀에 동일한 두께로 형성되고,상기 게이트 절연막은 상기 복수 개의 실리콘 핀에 형성된 각 액티브층의 삼면을 감싸며 형성되고,상기 삼중 게이트는 상기 게이트 절연막을 사이에 두고 상기 복수 개의 실리콘 핀에 형성된 각 액티브층의 삼면을 감싸며 형성된 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터
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제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 액티브층의 두께는 1~5 nm인 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터
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제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 액티브층 중 상기 삼중 게이트로 둘러싸인 채널영역은 불순물이 도핑되지 않거나 n형 불순물이 1018/cm3 이하로, 나머지는 p형 불순물이 1016~1020/cm3 농도로 도핑되고,상기 실리콘 핀 및 상기 소스/드레인 지지부는 불순물이 도핑되지 않거나 n형 불순물로 도핑 되어, 상기 채널영역과 바디 컨택이 가능하게 된 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터
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제 4 항의 ｐ-채널 삼중 게이트 트랜지스터를 제조하는 방법에 있어서,벌크 실리콘 기판에 평탄화 공정시 사용될 식각 스토퍼(stopper) 박막을 증착하는 제 1 단계;상기 식각 스토퍼 박박 상에 식각 마스크를 형성하고, 상기 식각 마스크로 상기 식각 스토퍼 박막 및 상기 실리콘 기판을 식각하여 식각 스토퍼 패턴, 소스/드레인 지지부 및 실리콘 핀을 형성하는 제 2 단계;상기 실리콘 기판 상에 격리 절연막 물질을 증착하고 상기 식각 스토퍼 패턴이 드러날 때까지 CMP 공정으로 평탄화시키는 제 3 단계;상기 격리 절연막 물질을 일정 깊이 더 식각하고, 상기 식각 스토퍼 패턴을 제거하여, 상기 소스/드레인 지지부 및 상기 실리콘 핀을 격리 절연막으로부터 일정 높이 돌출시키는 제 4 단계;노출된 상기 소스/드레인 지지부 및 상기 실리콘 핀 상에 일정 두께로 실리콘 게르마늄 액티브층을 형성하는 제 5 단계;상기 액티브층 상에 게이트 절연막을 형성하는 제 6 단계; 및상기 게이트 절연막 상에 게이트 물질을 증착하고 패터닝 및 식각하여 상기 실리콘 핀의 삼면을 감싸며 삼중 게이트를 형성하는 제 7 단계를 포함하여 구성되되,상기 제 2 단계의 상기 식각 마스크는 상기 실리콘 핀의 폭은 상기 소스/드레인 지지부의 폭보다 작은 미세 선폭을 갖도록 측벽 스페이서 패터닝 공정 또는 EUVL(extreme ultraviolet lithography)에 의하여 형성되고,상기 제 5 단계의 상기 액티브층은 게르마늄 함량을 갖는 실리콘 게르마늄 층을 노출된 상기 소스/드레인 지지부 및 상기 실리콘 핀의 표면 상에 직접 성장시키는 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터의 제조방법
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제 10 항에 있어서,상기 제 6 단계의 상기 게이트 절연막은 열 산화공정에 의한 상기 액티브층의 게르마늄 응축공정 과정에서 상기 액티브층의 표면으로부터 실리콘 산화막이 형성되도록 하고, 상기 액티브층은 상기 소스/드레인 지지부 및 상기 실리콘 핀을 향해 게르마늄 함량을 높인 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터의 제조방법
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제 11 항에 있어서,상기 게이트 절연막은 상기 열 산화공정으로 상기 실리콘 산화막을 형성한 후 상기 실리콘 산화막 상에 상기 실리콘 산화막보다 유전율이 높은 고유전율막을 더 형성하는 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터의 제조방법
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제 12 항에 있어서,상기 액티브층의 두께는 1~5 nm로 한 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터의 제조방법
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제 10 항에 있어서,상기 제 6 단계의 상기 게이트 절연막은 플라스마 기반 또는 소정의 가스를 동반한 열처리를 통해 상기 액티브층을 표면 처리한 후 실리콘 산화막보다 유전율이 높은 고유전율막으로 형성하는 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터의 제조방법
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제 10 항에 있어서,상기 제 6 단계의 상기 게이트 절연막은 실리콘 산화막보다 유전율이 높은 고유전율막으로 형성한 후 플라스마 기반 또는 소정의 가스를 동반한 열처리로 상기 액티브층과 상기 게이트 절연막 간의 계면특성을 개선하는 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터의 제조방법
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제 10 항 내지 제 15 항 중 어느 한 항에 있어서,상기 실리콘 기판은 불순물이 도핑되지 않은 진성 기판이거나 n형 불순물이 도핑된 n형 기판이고,상기 제 7 단계 이후에 상기 삼중 게이트를 식각 마스크로 하여 게이트 절연막을 제거하고 p형 불순물로 이온주입 공정을 더 진행하는 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터의 제조방법
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제 16 항에 있어서,상기 제 2 단계는 상기 식각 마스크를 일정 간격 병렬로 복수 개 형성하고 상기 실리콘 기판을 식각하여 상기 소스/드레인 지지부 사이에 복수 개의 실리콘 핀이 나란히 형성되도록 한 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터의 제조방법
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