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하나 이상의 메인 셀들 및 하나 이상의 스페어 셀들; 및상기 메인 셀들의 결함 정보에 따라 상기 메인 셀들에 대응하는 하나 이상의 제1 비트들로부터 제2 비트들을 생성하고, 상기 제2 비트들을 상기 메인 셀들 및 상기 스페어 셀들에 저장하도록 구성된 제어부를 포함하되,상기 제어부는, 상기 제1 비트들에 대해 상기 결함 정보에 따라 하나 이상의 쉬프트 동작들을 수행하고 상기 쉬프트 동작들을 통해 순차적으로 생성된 비트들을 제2 비트들로서 생성하도록 구성된 인코더를 포함하는 반도체 장치
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제1항에 있어서,상기 제2 비트들은 상기 메인 셀들 중 하나 이상의 결함 셀들로 각각 전송될 더미 비트들을 포함하는 반도체 장치
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제1항에 있어서,상기 제2 비트들은 상기 메인 셀들 및 상기 스페어 셀들 중 하나 이상의 정상 셀들로 전송될 상기 제1 비트들을 포함하는 반도체 장치
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제1항에 있어서,상기 인코더는 하나 이상의 쉬프트 레지스터들을 포함하고,상기 쉬프트 레지스터들 중, 최초 쉬프트 레지스터는 상기 제1 비트들을 입력받고, 중간 쉬프트 레지스터들 및 최후 쉬프트 레지스터 각각은 이전 쉬프트 레지스터에서 최하위 비트 위치를 제외한 비트 위치들로부터 출력된 비트들을 입력받고,상기 쉬프트 레지스터들 각각은 상기 결함 정보에 따라 생성된 하나 이상의 벡터 성분들 중 대응하는 벡터 성분에 응답하여 최상위 비트 위치 방향으로 쉬프트 동작을 수행한 뒤 또는 수행하지 않은 뒤 저장된 비트들을 출력하고,상기 인코더는 상기 최초 및 중간 쉬프트 레지스터들에서 최하위 비트 위치들로부터 출력된 비트들 및 상기 최후 쉬프트 레지스터에서 상기 스페어 셀들의 개수보다 1개 많은 하위 비트 위치들로부터 출력된 비트들을 상기 제2 비트들로서 생성하는 반도체 장치
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제4항에 있어서,상기 벡터 성분들은 상기 메인 셀들에 각각 대응하고, 상기 벡터 성분들 각각은 대응하는 메인 셀이 결함 셀일 때 소정 값을 가지도록 생성되고,상기 쉬프트 레지스터들 각각은, 상기 대응하는 벡터 성분이 상기 소정 값을 가질 때 상기 쉬프트 동작을 수행하고 상기 대응하는 벡터 성분이 상기 소정 값을 가지지 않을 때 상기 쉬프트 동작을 수행하지 않는 반도체 장치
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제1항에 있어서,상기 제어부는, 상기 결함 정보에 따라 상기 메인 셀들 및 상기 스페어 셀들로부터 리드된 상기 제2 비트들로부터 상기 제1 비트들을 복구하도록 구성된 디코더를 더 포함하는 반도체 장치
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제6항에 있어서,상기 디코더는 하나 이상의 쉬프트 레지스터들을 포함하고, 상기 쉬프트 레지스터들 중, 최초 쉬프트 레지스터는 상기 제2 비트들 중 상기 메인 셀들의 개수보다 1개 많은 상위 비트들을 입력받고, 중간 쉬프트 레지스터들 및 최후 쉬프트 레지스터 각각은 이전 쉬프트 레지스터에서 최상위 비트 위치를 제외한 비트 위치들로부터 출력된 비트들 및 상기 제2 비트들 중 이전 쉬프트 레지스터의 최하위 비트 위치로 입력된 비트보다 하위의 비트를 입력받고,상기 쉬프트 레지스터들 각각은 상기 결함 정보에 따라 생성된 하나 이상의 벡터 성분들 중 대응하는 벡터 성분에 응답하여 최하위 비트 위치 방향으로 쉬프트 동작을 수행한 뒤 또는 수행하지 않은 뒤 최상위 비트 위치를 제외한 비트 위치들에 저장된 비트들을 출력하고,상기 디코더는 상기 최후 쉬프트 레지스터의 최상위 비트 위치를 제외한 비트 위치들에 저장된 비트들을 상기 제1 비트들로서 복구하는 반도체 장치
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제7항에 있어서,상기 벡터 성분들은 상기 메인 셀들에 각각 대응하고, 상기 벡터 성분들 각각은 대응하는 메인 셀이 결함 셀일 때 소정 값을 가지도록 생성되고,상기 쉬프트 레지스터들 각각은, 상기 대응하는 벡터 성분이 상기 소정 값을 가질 때 상기 쉬프트 동작을 수행하고, 상기 대응하는 벡터 성분이 상기 소정 값을 가지지 않을 때 상기 쉬프트 동작을 수행하지 않는 반도체 장치
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하나 이상의 메인 라인들 및 하나 이상의 스페어 라인들;상기 메인 라인들에 대응하는 하나 이상의 제1 비트들에 대해 상기 메인 라인들의 결함 정보에 따라 하나 이상의 쉬프트 동작들을 수행하고, 상기 쉬프트 동작들을 통해 순차적으로 생성된 비트들을 제2 비트들로서 생성하고, 상기 제2 비트들을 상기 메인 라인들 및 상기 스페어 라인들로 전송하도록 구성된 제1 반도체 장치; 및상기 제2 비트들을 상기 메인 라인들 및 상기 스페어 라인들로부터 수신하고, 상기 결함 정보에 따라 상기 제2 비트들로부터 상기 제1 비트들을 복구하도록 구성된 제2 반도체 장치를 포함하는 반도체 시스템
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제9항에 있어서,상기 제2 비트들은 상기 메인 라인들 중 하나 이상의 결함 라인들로 각각 전송될 더미 비트들을 포함하는 반도체 시스템
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제9항에 있어서,상기 제2 비트들은 상기 메인 라인들 및 상기 스페어 라인들 중 하나 이상의 정상 라인들로 전송될 상기 제1 비트들을 포함하는 반도체 시스템
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제9항에 있어서,상기 제1 반도체 장치는 하나 이상의 쉬프트 레지스터들을 포함하고,상기 쉬프트 레지스터들 중, 최초 쉬프트 레지스터는 상기 제1 비트들을 입력받고, 중간 쉬프트 레지스터들 및 최후 쉬프트 레지스터 각각은 이전 쉬프트 레지스터에서 최하위 비트 위치를 제외한 비트 위치들로부터 출력된 비트들을 입력받고,상기 쉬프트 레지스터들 각각은 상기 결함 정보에 따라 생성된 하나 이상의 벡터 성분들 중 대응하는 벡터 성분에 응답하여 최상위 비트 위치 방향으로 쉬프트 동작을 수행한 뒤 또는 수행하지 않은 뒤 저장된 비트들을 출력하고,상기 제1 반도체 장치는 상기 최초 및 중간 쉬프트 레지스터들에서 최하위 비트 위치들로부터 출력된 비트들 및 상기 최후 쉬프트 레지스터에서 상기 스페어 셀들의 개수보다 1개 많은 하위 비트 위치들로부터 출력된 비트들을 상기 제2 비트들로서 생성하는 반도체 시스템
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제12항에 있어서,상기 벡터 성분들은 상기 메인 라인들에 각각 대응하고, 상기 벡터 성분들 각각은 대응하는 메인 라인이 결함 라인일 때 소정 값을 가지도록 생성되고,상기 쉬프트 레지스터들 각각은, 상기 대응하는 벡터 성분이 상기 소정 값을 가질 때 상기 쉬프트 동작을 수행하고 상기 대응하는 벡터 성분이 상기 소정 값을 가지지 않을 때 상기 쉬프트 동작을 수행하지 않는 반도체 시스템
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제9항에 있어서,상기 제2 반도체 장치는 하나 이상의 쉬프트 레지스터들을 포함하고, 상기 쉬프트 레지스터들 중, 최초 쉬프트 레지스터는 상기 제2 비트들 중 상기 메인 셀들의 개수보다 1개 많은 상위 비트들을 입력받고, 중간 쉬프트 레지스터들 및 최후 쉬프트 레지스터 각각은 이전 쉬프트 레지스터에서 최상위 비트 위치를 제외한 비트 위치들로부터 출력된 비트들 및 상기 제2 비트들 중 이전 쉬프트 레지스터의 최하위 비트 위치로 입력된 비트보다 하위의 비트를 입력받고,상기 쉬프트 레지스터들 각각은 상기 결함 정보에 따라 생성된 하나 이상의 벡터 성분들 중 대응하는 벡터 성분에 응답하여 최하위 비트 위치 방향으로 쉬프트 동작을 수행한 뒤 또는 수행하지 않은 뒤 최상위 비트 위치를 제외한 비트 위치들에 저장된 비트들을 출력하고,상기 제2 반도체 장치는 상기 최후 쉬프트 레지스터의 최상위 비트 위치를 제외한 비트 위치들에 저장된 비트들을 상기 제1 비트들로서 복구하는 반도체 시스템
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제14항에 있어서,상기 벡터 성분들은 상기 메인 라인들에 각각 대응하고, 상기 벡터 성분들 각각은 대응하는 메인 라인이 결함 라인일 때 소정 값을 가지도록 생성되고,상기 쉬프트 레지스터들 각각은, 상기 대응하는 벡터 성분이 상기 소정 값을 가질 때 상기 쉬프트 동작을 수행하고, 상기 대응하는 벡터 성분이 상기 소정 값을 가지지 않을 때 상기 쉬프트 동작을 수행하지 않는 반도체 시스템
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