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상호간에 교차되게 연결되는 제1 및 제2 인버터,상기 제1 인버터의 입력단 및 상기 제2 인버터의 출력단에 드레인단이 연결되고, 제1 로컬 비트 라인에 소스단이 연결되고, 제1 워드 라인에 게이트단이 연결되는 제1 패스 게이트 트랜지스터,상기 제1 인버터의 출력단 및 상기 제2 인버터의 입력단에 소스단이 연결되고, 제2 로컬 비트 라인에 드레인단이 연결되고, 상기 제1 워드 라인에 게이트단이 연결되는 제2 패스 게이트 트랜지스터를각각 포함하는 적어도 하나 이상의 비트셀들; 및상기 제1 인버터 및 상기 제2 인버터의 전원 입력단에 드레인단이 연결되는 쓰기 지원 트랜지스터를 포함하고,상기 쓰기 지원 트랜지스터는, 쓰기 동작 시, 상기 적어도 하나 이상의 비트셀들 중 선택된 비트셀의 그라운드 전압을 일시적으로 차단하며,상기 제1 로컬 비트 라인에 게이트단이 연결되고, 제1 읽기용 비트 라인에 소스단이 연결되고, 제6 워드라인에 드레인단이 연결되는 제1 읽기 버퍼 트랜지스터; 및상기 제2 로컬 비트 라인에 게이트단이 연결되고, 제2 읽기용 비트 라인에 소스단이 연결되고, 제6 워드라인에 드레인단이 연결되는 제2 읽기 버퍼 트랜지스터를 더 포함하는 메모리 장치
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제1 항에 있어서,상기 제1 및 제2 패스 게이트 트랜지스터는, 상기 제1 워드 라인으로부터 그라운드 전압을 입력 받을 경우, 턴온되고,상기 제1 워드 라인으로부터 전압을 입력 받을 경우, 턴오프되는메모리 장치
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3
제1 항에 있어서,상기 적어도 하나 이상의 비트셀들은, 상기 제1 패스 게이트 트랜지스터와 상기 제1 및 제2 인버터의 사이의 제1 데이터 저장 노드가 위치하고, 상기 제2 패스 게이트 트랜지스터와 상기 제1 및 제2 인버터의 사이에 제2 데이터 저장 노드가 위치하는메모리 장치
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제3 항에 있어서,상기 선택된 비트셀은, 상기 제1 워드 라인을 통하여 그라운드 전압을 입력받아 턴온된 제1 및 제2 패스 게이트 트랜지스터를 포함하고,상기 쓰기 동작 시, 상기 제1 데이터 저장 노드에 "0"을 입력하고, 상기 제2 데이터 저장 노드에 "1"을 입력하는 차등 쓰기 동작을 수행하는메모리 장치
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삭제
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제1 항에 있어서,상기 제1 및 제2 읽기 버퍼 트랜지스터는, 상기 쓰기 동작 시, 상기 제6 워드 라인을 통해 전압을 입력받아 턴오프되는메모리 장치
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7
제1 항에 있어서,상기 제1 패스 게이트 트랜지스터의 소스단에 드레인단이 연결되고, 제5 워드 라인에 게이트단이 연결되고, 제1 쓰기 동작용 비트라인이 소스단에 연결되는 제1 쓰기 동작 트랜지스터; 및상기 제2 패스 게이트 트랜지스터의 드레인단에 소스단이 연결되고, 상기 제5 워드 라인에 게이트단이 연결되고, 제2 쓰기 동작용 비트라인이 드레인단에 연결되는 제2 쓰기 동작 트랜지스터를 더 포함하는메모리 장치
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8
제7 항에 있어서,상기 제1 및 제2 쓰기 동작 트랜지스터는, 쓰기 동작 시 상기 제5 워드 라인을 통하여 그라운드 전압을 입력받아 턴온되는메모리 장치
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9
제8 항에 있어서,상기 선택된 비트셀은, 상기 쓰기 동작 시 상기 제1 쓰기 동작 트랜지스터로부터의 데이터 "1"을 전달 받고, 상기 제1 패스 게이트 트랜지스터를 통하여, 제1 데이터 저장 노드에 저장하고, 상기 제1 인버터를 통하여, 제2 데이터 저장 노드에 데이터 "0"을 저장하고, 상기 제2 데이터 저장 노드에 저장된 데이터"0"을 상기 제2 패스 게이트 트랜지스터를 통하여 상기 제2 쓰기 동작 트랜지스터로 전달하는메모리 장치
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10
상호간에 교차되게 연결되는 제1 및 제2 인버터,상기 제1 인버터의 입력단 및 상기 제2 인버터의 출력단에 드레인단이 연결되고, 제1 로컬 비트 라인에 소스단이 연결되고, 제1 워드 라인에 게이트단이 연결되는 제1 패스 게이트 트랜지스터,상기 제1 인버터의 출력단 및 상기 제2 인버터의 입력단에 소스단이 연결되고, 제2 로컬 비트 라인에 드레인단이 연결되고, 상기 제1 워드 라인에 게이트단이 연결되는 제2 패스 게이트 트랜지스터를각각 포함하는 적어도 하나 이상의 비트셀들;상기 제1 로컬 비트 라인에 게이트단이 연결되고, 제1 읽기용 비트 라인에 소스단이 연결되고, 제6 워드 라인에 드레인단이 연결되는 제1 읽기 버퍼 트랜 지스터; 및 상기 제2 로컬 비트 라인에 게이트단이 연결되고, 제2 읽기용 비트 라인에 소스단이 연결되고, 제6 워드 라인에 드레인단이 연결되는 제2 읽기 버퍼 트랜지스터를 포함하고,상기 제1 읽기 버퍼 트랜 지스터는, 홀드 동작시 상기 제6 워드 라인의 전압이 그라운드 전압으로 전환되어, 읽기 동작 시 상기 제1 읽기용 비트라인이 디스차지되는 메모리 장치
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제10 항에 있어서,상기 제1 및 제2 읽기 버퍼 트랜지스터는, 상기 읽기 동작 시 상기 제6 워드 라인을 통해 그라운드 전압을 입력받아 턴온되는 메모리 장치
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제10 항에 있어서,상기 적어도 하나 이상의 비트셀들은, 상기 제1 패스 게이트 트랜지스터와 상기 제1 및 제2 인버터의 사이의 제1 데이터 저장 노드가 위치하고, 상기 제2 패스 게이트 트랜지스터와 상기 제1 및 제2 인버터의 사이에 제2 데이터 저장 노드가 위치하는메모리 장치
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제12 항에 있어서,상기 적어도 하나 이상의 비트셀들 중 선택된 비트셀은, 상기 제1 워드 라인을 통하여 그라운드 전압을 입력받아 턴온된 제1 및 제2 패스 게이트 트랜지스터를 포함하고,상기 읽기 동작 시, 상기 제1 데이터 저장 노드로부터 "1"을 읽고, 상기 제2 데이터 저장 노드로부터 "0"을 읽는메모리 장치
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제10 항에 있어서,상기 제1 패스 게이트 트랜지스터의 소스단에 드레인단이 연결되고, 제5 워드 라인에 게이트단이 연결되고, 제1 쓰기 동작용 비트라인이 소스단에 연결되는 제1 쓰기 동작 트랜지스터; 및상기 제2 패스 게이트 트랜지스터의 드레인단에 소스단이 연결되고, 상기 제5 워드 라인에 게이트단이 연결되고, 제2 쓰기 동작용 비트라인이 드레인단에 연결되는 제2 쓰기 동작 트랜지스터를 더 포함하는메모리 장치
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제14 항에 있어서,상기 제1 및 제2 쓰기 동작 트랜지스터는, 상기 읽기 동작 시 상기 제5 워드 라인을 통하여 전압을 입력받아 턴오프되는메모리 장치
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