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로직 반도체 소자(Logic Semiconductor Devices)

  • 기술번호 : KST2018003603
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 논리 연산을 수행하는 반도체 소자를 제공한다. 이 반도체 소자는 반도체 소자는 복수의 적층된 트렌지스터를 포함한다. 상기 트렌지스터 각각은, 제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼; 상기 진성 영역을 감싸도록 배치된 게이트 전극; 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막을 포함한다.
Int. CL H01L 29/66 (2006.01.01) H01L 21/8238 (2006.01.01) H01L 21/8228 (2006.01.01) H01L 27/092 (2006.01.01) H01L 29/06 (2006.01.01)
CPC H01L 29/66(2013.01) H01L 29/66(2013.01) H01L 29/66(2013.01) H01L 29/66(2013.01) H01L 29/66(2013.01)
출원번호/일자 1020160123389 (2016.09.26)
출원인 고려대학교 산학협력단
등록번호/일자
공개번호/일자 10-2018-0033877 (2018.04.04) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2016.09.26)
심사청구항수 19

출원인

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번호 이름 국적 주소
1 고려대학교 산학협력단 대한민국 서울특별시 성북구

발명자

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번호 이름 국적 주소
1 김상식 대한민국 서울특별시 강남구
2 조경아 대한민국 서울특별시 광진구
3 김민석 대한민국 경기도 부천시 오정구
4 김윤중 대한민국 서울특별시 강남구
5 우솔아 대한민국 경기도 과천시 별양
6 임두혁 대한민국 서울특별시 송파구

대리인

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번호 이름 국적 주소
1 특허법인 누리 대한민국 서울특별시 강남구 테헤란로 **길 **-*(역삼동, IT빌딩 *층)

최종권리자

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번호 이름 국적 주소
1 고려대학교 산학협력단 대한민국 서울특별시 성북구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2016.09.26 수리 (Accepted) 1-1-2016-0932027-37
2 선행기술조사의뢰서
Request for Prior Art Search		 2016.11.10 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2016.12.20 수리 (Accepted) 9-1-2016-0052717-89
4 의견제출통지서
Notification of reason for refusal		 2017.09.27 발송처리완료 (Completion of Transmission) 9-5-2017-0680190-53
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2017.11.23 수리 (Accepted) 1-1-2017-1167595-73
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2017.11.23 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2017-1167594-27
7 등록결정서
Decision to grant		 2018.04.30 발송처리완료 (Completion of Transmission) 9-5-2018-0292167-02
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.10.10 수리 (Accepted) 4-1-2019-5210941-09
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번호 청구항
1 1
복수의 적층된 트렌지스터를 포함하고,상기 트렌지스터 각각은: 제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼;상기 진성 영역을 감싸도록 배치된 게이트 전극; 및상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막을 포함하는 것을 특징으로 하는 반도체 소자
2 2
제1 항에 있어서,복수의 적층된 트렌지스터는 하부에 배치된 제1 트렌지스터 및 상기 제1 트렌지스터의 상부에 배치된 제2 트렌지스터를 포함하고,상기 제1 트렌지스터의 제1 도전형은 n형이고, 상기 제2 트렌지스터의 제1 도전형은 p형인 것을 특징으로 하는 반도체 소자
3 3
제2 항에 있어서,상기 제1 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제1 도전 영역, 상기 진성 영역, 상기 장벽 영역, 및 상기 제2 도전 영역을 포함하고,상기 제2 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제2 도전 영역, 상기 장벽 영역, 상기 진성 영역, 및 상기 제1 도전 영역을 포함하는 것을 특징으로 하는 반도체 소자
4 4
제3 항에 있어서,상기 제1 트렌지스터의 게이트 전극은 상기 제2 트렌지스터의 게이트 전극에 전기적으로 연결되어 "1" 또는 "0"을 나타내는 입력 신호를 제공받고,상기 제1 트렌지스터의 제2 도전 영역은 상기 제2 트렌지스터의 제2 도전 영역에 전기적으로 연결되어 출력 신호를 제공하고,상기 제1 트렌지스터의 제1 도전 영역은 접지되고,상기 제2 트렌지스터의 제1 도전 영역은 인가 전압에 연결되고,상기 제1 트렌지스터와 상기 제2 트렌지스터는 로직 인버터를 제공하고,상기 입력 신호와 상기 출력 신호는 서로 반대 부호인 것을 특징으로 하는 반도체 소자
5 5
제4 항에 있어서,상기 로직 인버터는 상기 제1 트렌지스터의 게이트 전극에 상기 입력 신호가 제거된 경우에도, 이전 상태의 출력 신호를 유지하는 것을 특징으로 하는 반도체 소자
6 6
제2 항에 있어서,상기 제1 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제2 도전 영역, 상기 장벽 영역, 상기 진성 영역, 및 상기 제1 도전 영역을 포함하고,상기 제2 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제2 도전 영역, 상기 장벽 영역, 상기 진성 영역, 및 상기 제1 도전 영역을 포함하는 것을 특징으로 하는 반도체 소자
7 7
제1 항에 있어서,복수의 적층된 트렌지스터는 하부에 배치된 제1 트렌지스터 및 상기 제1 트렌지스터의 상부에 배치된 제2 트렌지스터를 포함하고,상기 제1 트렌지스터의 제1 도전형은 p형이고, 상기 제2 트렌지스터의 제1 도전형은 n형인 것을 특징으로 하는 반도체 소자
8 8
제1 항에 있어서,상기 복수의 적층된 트렌지스터는 하부층에 배치된 한 쌍의 제1 트렌지스터와 상부층에 배치된 한 쌍의 제2 트렌지스터를 포함하고,상기 제1 트렌지스터와 상기 제2 트렌지스터는 NOR 논리 회로 또는 NAND 논리회로를 구성하는 것을 특징으로 하는 반도체 소자
9 9
제8 항에 있어서,상기 트렌지스터의 게이트 전극에 인가되는 입력 신호는 제1 논리 상태를 나타내는 양의 제1 게이트 전압과 제2 논리 상태를 나타내는 음의 제2 게이트 전압이고,상기 입력 신호가 제거된 경우에도 상기 NOR 논리 회로 또는 NAND 논리회로는 이전 상태의 데이터를 출력하는 것을 특징으로 하는 반도체 소자
10 10
제1 항에 있어서,상기 복수의 적층된 트렌지스터는 하부층에 배치된 한 쌍의 제1 트렌지스터와 상부층에 배치된 한 쌍의 제2 트렌지스터를 포함하고,상기 제1 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제1 도전 영역, 상기 진성 영역, 상기 장벽 영역, 및 상기 제2 도전 영역을 포함하고,상기 제2 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제2 도전 영역, 상기 장벽 영역, 상기 진성 영역, 및 상기 제1 도전 영역을 포함하고,상기 제1 트렌지스터와 상기 제2 트렌지스터는 NOR 논리 회로 또는 NAND 논리회로를 구성하는 것을 특징으로 하는 반도체 소자
11 11
제1 항에 있어서,상기 복수의 적층된 트렌지스터는 하부층에 배치된 한 쌍의 제1 트렌지스터와 상부층에 배치된 한 쌍의 제2 트렌지스터를 포함하고,상기 제1 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제2 도전 영역, 상기 장벽 영역, 상기 진성 영역, 및 상기 제1 도전 영역을 포함하고,상기 제2 트렌지스터의 상기 반도체 컬럼은 수직 방향에서 순차적으로 상기 제2 도전 영역, 상기 장벽 영역, 상기 진성 영역, 및 상기 제1 도전 영역을 포함하고,상기 제1 트렌지스터와 상기 제2 트렌지스터는 NOR 논리 회로 또는 NAND 논리회로를 구성하는 것을 특징으로 하는 반도체 소자
12 12
제11 항에 있어서,상기 제1 트렌지스터의 제1 도전형은 p형이고,상기 제2 트렌지스터의 제1 도전형은 n형인 것을 특징으로 하는 반도체 소자
13 13
제1 항에 있어서,상기 트렌지스터는 하부층에 배치된 제1 트렌지스터와 상부층에 배치된 제2 트렌지스터를 포함하고,상기 제1 트렌지스터는:기판 상에 배치된 제1 하부 층간 절연막; 상기 제1 하부 층간 절연막 상에 배치된 제2 하부 층간 절연막;상기 제1 하부 층간 절연막과 상기 제2 하부 층간 절연막 사이에 배치된 하부 게이트 전극;상기 제2 하부 층간 절연막, 상기 하부 게이트 전극, 및 상기 제1 하부 층간 절연막을 관통하여 배치된 하부 반도체 컬럼; 상기 하부 반도체 컬럼과 상기 하부 게이트 전극 사이에 배치된 하부 게이트 절연막;상기 제2 하부 층간 절연막 및 상기 하부 반도체 컬럼 상에 배치된 하부 배선; 및상기 하부 배선 상에 배치된 제3 하부 층간 절연막을 포함하는 것을 특징으로 하는 반도체 소자
14 14
제13 항에 있어서,상기 제2 트렌지스터는:상기 제3 하부 층간 절연막 상에 배치된 제1 상부 층간 절연막; 상기 제1 상부 층간 절연막 상에 배치된 제2 상부 층간 절연막;상기 제1 상부 층간 절연막과 상기 제2 상부 층간 절연막 사이에 배치된 상부 게이트 전극;상기 제2 상부 층간 절연막, 상기 상부 게이트 전극, 및 상기 제1 상부 층간 절연막을 관통하여 배치된 상부 반도체 컬럼; 상기 상부 반도체 컬럼과 상기 상부 게이트 전극 사이에 배치된 상부 게이트 절연막; 및상기 제2 상부 층간 절연막 및 상기 상부 반도체 컬럼 상에 배치된 상부 배선을 포함하는 것을 특징으로 하는 반도체 소자
15 15
제13 항에 있어서,상기 하부 게이트 전극을 분리하는 하부 게이트 분리막;상기 하부 반도체 컬럼의 하부면에 접촉하여 연장되는 하부 보조 배선; 및상기 하부 게이트 분리막을 관통하여 상기 하부 보조 배선에 연결되는 하부 배선 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자
16 16
제14 항에 있어서,상기 상부 게이트 전극을 분리하는 상부 게이트 분리막;상기 상부 반도체 컬럼의 하부면에 접촉하여 연장되는 상부 보조 배선; 및상기 상부 게이트 분리막을 관통하여 상기 상부 보조 배선에 연결되는 상부 배선 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자
17 17
제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼;상기 진성 영역을 감싸도록 배치된 게이트 전극; 및상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막을 포함하고, 상기 게이트 전극에 인가되는 입력 전압이 제거된 경우에도 이전 상태의 데이터를 출력하는 것을 특징으로 하는 반도체 소자
18 18
제17 항에 있어서,트렌지스터는 상기 반도체 컬럼의 제1 도전형이 n형인 n 채널 반도체 소자와 상기 반도체 컬럼의 제1 도전형이 p 형인 p 채널 반도체 소자를 각각 포함하고,상기 트렌지스터는 인버터, NAND, 또는 NOR 논리 연산 중에서 적어도 하나를 수행하는 것을 특징으로 하는 반도체 소자
19 19
제18 항에 있어서,상기 p 채널 반도체 소자와 상기 n 채널 반도체 소자는 적층된 구조를 가지는 것을 특징으로 하는 반도체 소자
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순번 패밀리번호 국가코드 국가명 종류
1 US10483284 US 미국 FAMILY
2 US20180138200 US 미국 FAMILY
3 WO2018056694 WO 세계지적재산권기구(WIPO) FAMILY
4 WO2018056694 WO 세계지적재산권기구(WIPO) FAMILY

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