| 1 |
1
기판;상기 기판 상에 배치되고 반데르발스 헤테로 구조를 갖는 이차원 층상 반도체 물질인 WS2를 포함하는 채널층;상기 채널층 상에 배치되고 반데르발스 헤테로 구조를 갖는 이차원 층상 절연 물질인 hBN을 포함하는 터널 절연막;상기 터널 절연막 상에 배치되고 반데르발스 헤테로 구조를 갖는 그래핀을 포함하는 부유 게이트;상기 채널층에 각각 전기적으로 연결되고 상기 터널 절연막에 이격되게 배치되며, 서로 간에 이격되는 소스 전극 및 드레인 전극;상기 부유 게이트, 소스 전극 및 드레인 전극 상에 배치되는 제어 절연막; 및상기 제어 절연막 상에 배치되는 제어 게이트를 포함하고, 상기 반데르발스 헤테로 구조는 공유 결합으로 인해 평면 형태로 안정화된 복수의 층상 구조들이 상기 공유 결합보다 상대적으로 약한 반데르발스 힘에 의해 서로 적층되는 구조인 비휘발성 메모리 소자
|
| 2 |
2
삭제
|
| 3 |
3
삭제
|
| 4 |
4
삭제
|
| 5 |
5
삭제
|
| 6 |
6
제1항에 있어서,상기 제어 절연막은 상기 터널 절연막보다 큰 두께를 가지는, 비휘발성 메모리 소자
|
| 7 |
7
제1항에 있어서,상기 채널층의 두께는 1 nm 내지 20 nm인, 비휘발성 메모리 소자
|
| 8 |
8
제1항에 있어서,상기 터널 절연막의 두께는 3 nm 내지 50 nm인, 비휘발성 메모리 소자
|
| 9 |
9
축퇴 도핑된 실리콘층 및 상기 실리콘층 상의 실리콘 산화물층을 포함하는 실리콘 기판을 준비하는 단계;상기 실리콘 산화물층 상에 반데르발스 헤테로 구조를 갖는 이차원 층상 금속 또는 그래핀을 포함하는 부유 게이트를 형성하는 단계;상기 부유 게이트 상에 반데르발스 헤테로 구조를 갖는 이차원 층상 절연 물질을 포함하는 터널 절연막을 형성하는 단계;상기 터널 절연막 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극을 형성하는 단계; 및상기 소스 전극 및 상기 드레인 전극 사이에 반데르발스 헤테로 구조를 갖는 이차원 층상 반도체 물질인 칼코게나이드 화합물을 포함하는 채널층을 형성하는 단계를 포함하되, 축퇴 도핑된 상기 실리콘층이 제어 게이트를 구성하고, 상기 실리콘 산화물층이 제어 절연막을 구성하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법
|
| 10 |
10
제9항에 있어서,상기 이차원 층상 반도체 물질은 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, HfS2, HfSe2, ZrS2, ZrSe2, SnS2, SnSe2, SnS, SnSe, SnTe, ReS2, ReSe2, TaSe2, GaS, GaSe, GaTe, InS, InSe, GeS, GeSe 및 GeTe로 이루어진 군으로부터 선택되는 화합물인, 비휘발성 메모리 소자의 제조방법
|
| 11 |
11
제9항에 있어서,상기 부유 게이트는 HfTe2, TiS2, TiSe2, TiTe2, TaS2, TaSe2, TaTe2, NbS2, NbSe2, InTe, PtSe2, FeSe 및 FeTe로 이루어진 군으로부터 선택되는 화합물 또는 그래핀을 포함하는, 비휘발성 메모리 소자의 제조방법
|
| 12 |
12
제9항에 있어서,상기 터널 절연막은 hBN, Ca(OH)2 및 Mg(OH)2로 이루어진 군으로부터 선택된 화합물을 포함하는, 비휘발성 메모리 소자의 제조방법
|
| 13 |
13
제9항에 있어서,상기 제어 절연막은 hBN, Ca(OH)2, Mg(OH)2, SiO2, HfO2 및 Al2O3로 이루어진 군으로부터 선택된 화합물을 포함하는, 비휘발성 메모리 소자의 제조방법
|
