| 1 |
1
고속 테스트 클락의 펄스 수를 조절하는 클락 발생기 구성 장치에 있어서, 스캔 인애이블 신호 및 메인 클락 신호를 수신 받아 메인 클락 펄스 수 제어부가 메인 클락 신호에 동기 되도록 하는 메인 클락 동기부; 메인 클락 신호를 생성하고, 상기 메인 클락 펄스 수를 계수하도록 제어하는 메인 클락 펄스 수 제어부;상기 메인 클락 펄스 수의 계수가 완료 되었을 경우, 계수를 중지하도록 하고 테스트 완료신호를 생성하여 칩 외부에 고속 클락에 의한 테스트 작업이 완료 되었음을 알리는 테스트 완료신호 생성부; 및상기 메인 클락 신호 및 스캔 신호를 입력으로 받아 상기 스캔 인애이블 신호에 의해 해당 신호를 출력시키는 클락 신호 선택부를 포함하고,상기 메인 클락 펄스 수 제어부는,계수 동작을 수행하는 하나의 ALU 블락, 복수의 MUX, 복수의 플립-플롭을 포함하고, 출력되는 메인 클락 펄스 수를 계수하도록 제어하고,메인 클락 펄스 수의 계수를 시작하기 전에 상기 ALU 블락 내부 가산기를 통해 테스트에 필요한 클락 펄스 수를 미리 입력 받고, 상기 복수의 MUX를 통해 계수가 시작되는 시점을 미리 준비한 후, 스캔 인애이블 신호에 따라 메인 클락 펄스 수의 계수가 시작 되도록 하여 캐리 아웃 신호의 발생 시간을 조절하는고속 테스트 클락의 펄스 수를 조절하는 클락 발생기 구성 장치
|
| 2 |
2
제1항에 있어서,상기 메인 클락 동기부는, 복수의 플립-플롭 및 인버터를 포함하고, 스캔 인애이블 신호 및 메인 클락 신호를 수신 받아 메인 클락 펄스 수 제어부가 상기 메인 클락 신호에 동기 되도록 하는 고속 테스트 클락의 펄스 수를 조절하는 클락 발생기 구성 장치
|
| 3 |
3
삭제
|
| 4 |
4
제1항에 있어서,상기 테스트 완료신호 생성부는, 플립-플롭 및 인버터를 포함하고, 상기 메인 클락 펄스 수 제어부의 ALU 블락 내부 가산기의 MSB 비트의 캐리 아웃 신호를 감지하여 상기 캐리 아웃 신호가 하이(high)일 경우, 상기 캐리 아웃 신호의 정보를 플립-플롭에 저장함과 동시에 계수를 중지시키고, 테스트 완료신호를 생성하여 칩 외부에 고속 테스트 클락에 의한 테스트 작업이 완료 되었음을 알리는고속 테스트 클락의 펄스 수를 조절하는 클락 발생기 구성 장치
|
| 5 |
5
제1항에 있어서,상기 테스트 완료신호 생성부는,제어하기 위한 메인 클락 펄스 개수가 증가에 따른 딜레이의 증가로 인한 MUX 개수 및 플립-플롭(flip-flop)의 개수 또는 회로 구성의 변화된 형태를 포함하고, 계수 동작 수행 전 MUX를 통해 초기값을 저장하고, 초기값을 저장하는 MUX를 이용하지 않는 다른 변형된 회로 형태도 포함하며, 테스트 완료신호가 검출된 후 계수를 중지 시키는 변형된 회로 형태도 포함하는 고속 테스트 클락의 펄스 수를 조절하는 클락 발생기 구성 장치
|
| 6 |
6
고속 테스트 클락의 펄스 수를 조절하는 클락 발생기 구성 방법에 있어서, 메인 클락 동기부가 스캔 인애이블 신호 및 메인 클락 신호를 수신 받아 메인 클락 펄스 수 제어부를 메인 클락 신호에 동기 되도록 하는 단계; 메인 클락 펄스 수 제어부가 메인 클락 신호를 생성하고, 상기 메인 클락 펄스 수를 계수하도록 제어하는 단계;상기 메인 클락 펄스 수의 계수가 완료 되었을 경우, 계수를 중지하도록 하고 테스트 완료신호 생성부를 통해 테스트 완료신호를 생성하여 칩 외부에 고속 클락에 의한 테스트 작업이 완료 되었음을 알리는 단계; 및클락 신호 선택부가 상기 메인 클락 신호 및 스캔 신호를 입력으로 받아 상기 스캔 인애이블 신호에 의해 해당 신호를 출력시키는 단계를 포함하고,상기 메인 클락 펄스 수 제어부가 메인 클락 신호를 생성하고, 상기 메인 클락 펄스 수를 계수하도록 제어하는 단계는,계수 동작을 수행하는 하나의 ALU 블락, 복수의 MUX, 복수의 플립-플롭을 포함하는 메인 클락 펄스 수 제어부를 통해, 출력되는 메인 클락 펄스 수를 계수하도록 제어하고,메인 클락 펄스 수의 계수를 시작하기 전에 상기 ALU 블락 내부 가산기를 통해 테스트에 필요한 클락 펄스 수를 미리 입력 받고, 상기 복수의 MUX를 통해 계수가 시작되는 시점을 미리 준비한 후, 스캔 인애이블 신호에 따라 메인 클락 펄스 수의 계수가 시작 되도록 하여 캐리 아웃 신호의 발생 시간을 조절하는고속 테스트 클락의 펄스 수를 조절하는 클락 발생기 구성 방법
|
| 7 |
7
제6항에 있어서, 상기 메인 클락 펄스 수의 계수가 완료 되었을 경우, 계수를 중지하도록 하고 테스트 완료신호 생성부를 통해 테스트 완료신호를 생성하여 칩 외부에 고속 클락에 의한 테스트 작업이 완료 되었음을 알리는 단계는, 상기 메인 클락 펄스 수 제어부의 ALU 블락 내부 가산기의 MSB 비트의 캐리 아웃 신호를 감지하여 상기 캐리 아웃 신호가 하이(high)일 경우, 상기 캐리 아웃 신호의 정보를 플립-플롭에 저장함과 동시에 계수를 중지시키고, 테스트 완료신호를 생성하여 칩 외부에 고속 테스트 클락에 의한 테스트 작업이 완료 되었음을 알리는고속 테스트 클락의 펄스 수를 조절하는 클락 발생기 구성 방법
|
