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리셋이 있는 단열 디-플립플롭 회로에 있어서, 제2 클럭신호에 응답하여 피드백 되는 제1 출력신호를 래치하여 출력하고 제1 클럭신호에 응답하여 데이터를 반전하여 출력하는 마스터; 및상기 제1 클럭신호에 응답하여 피드백 되는 제2 출력신호를 래치하여 출력하고 상기 제2 클럭신호에 응답하여 상기 데이터를 반전하여 출력하는 슬레이브를 포함하고,상기 마스터는,리셋이 하이이고, 상기 데이터가 로우일 때, 기존 값과 피드백 되는 값의 차이에 의해 충돌하는 것을 방지하기 위해 마스터의 피드백 경로의 NAND 로직의 출력 값과 리셋을 입력으로 받는 AND 로직을 포함하고,상기 슬레이브는,리셋이 하이이고, 데이터가 로우일 때, 기존 값과 피드백 되는 값의 차이에 의해 충돌하는 것을 방지하기 위해 슬레이브의 피드백 되는 값과 리셋을 입력으로 받는 NAND 로직을 포함하는 것을 특징으로 하는 리셋이 있는 단열 디-플립플롭 회로
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제1항에 있어서,상기 마스터의 AND 로직은 상기 리셋이 로우인 구간에서는 버퍼로서 동작하는 것을 특징으로 하는 리셋이 있는 단열 디-플립플롭 회로
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제1항에 있어서,상기 슬레이브의 NAND 로직은 상기 리셋이 로우인 구간에서는 인버터로서 동작하는 것을 특징으로 하는 리셋이 있는 단열 디-플립플롭 회로
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제1항에 있어서,상기 마스터 및 슬레이브는 상기 리셋이 하이인 구간에서는 기존 값과 피드백 되는 값이 동일한 것을 특징으로 하는 리셋이 있는 단열 디-플립플롭 회로
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리셋이 있는 단열 디-플립플롭 회로 동작 방법에 있어서, 마스터를 통해 제2 클럭신호에 응답하여 피드백 되는 제1 출력신호를 래치하여 출력하고 제1 클럭신호에 응답하여 데이터를 반전하여 출력하는 단계; 및슬레이브를 통해 상기 제1 클럭신호에 응답하여 피드백 되는 제2 출력신호를 래치하여 출력하고 상기 제2 클럭신호에 응답하여 상기 데이터를 반전하여 출력하는 단계를 포함하고,상기 마스터는, 리셋이 하이이고, 상기 데이터가 로우일 때, 기존 값과 피드백 되는 값의 차이에 의해 충돌하는 것을 방지하기 위해 마스터의 피드백 경로의 NAND 로직의 출력 값과 리셋을 입력으로 받는 AND 로직을 포함하고, 상기 슬레이브는, 리셋이 하이이고, 데이터가 로우일 때, 기존 값과 피드백 되는 값의 차이에 의해 충돌하는 것을 방지하기 위해 슬레이브의 피드백 되는 값과 리셋을 입력으로 받는 NAND 로직을 포함함으로써 리셋이 하이이고, 상기 데이터가 로우일 때, 기존 값과 피드백 되는 값이 동일한 것을 특징으로 하는 리셋이 있는 단열 디-플립플롭 회로 동작 방법
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