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멀티다이 집적회로의 폴트 위치 분석 장치(FAULT POSITION ANALYSIS DEVICE FOR MULTI-DIE INTEGRATED CIRCUIT)

  • 기술번호 : KST2018004977
  • 담당센터 : 인천기술혁신센터
  • 전화번호 : 032-420-3580
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 출원은 멀티다이 집적회로에 관한 것으로, 좀 더 자세하게는 멀티다이 집적회로의 폴트 발생 위치를 분석할 수 있는 장치에 관한 것이다. 본 출원의 기술적 사상에 따른 멀티다이 집적회로의 폴트 위치 분석 장치는 다이 연결 배선의 일단에 연결되며, 테스트 신호를 상기 다이 연결 배선으로 전송하는 신호 입력부, 상기 다이 연결 배선의 타단에 연결되며, 상기 신호 입력부로부터 전송된 상기 테스트 신호를 반사하는 신호 반사부, 상기 다이 연결 배선의 상기 일단에 연결되며, 상기 신호 반사부로부터 반사된 테스트 신호를 수신하는 신호 수신부 및 상기 반사된 테스트 신호의 도달 시간에 기초하여 인터커넥션의 폴트 위치를 판단하는 폴트 위치 분석부를 포함한다. 본 출원의 기술적 사상의 실시 예에 따른 멀티다이 집적회로의 폴트 위치 분석 장치는 저비용으로 멀티다이 집적회로에서 폴트가 발생한 위치를 분석할 수 있다.
Int. CL G01R 31/3183 (2006.01.01) G01R 31/3185 (2006.01.01)
CPC G01R 31/318342(2013.01) G01R 31/318342(2013.01) G01R 31/318342(2013.01)
출원번호/일자 1020160135044 (2016.10.18)
출원인 한양대학교 에리카산학협력단
등록번호/일자
공개번호/일자 10-2018-0042630 (2018.04.26) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2016.10.18)
심사청구항수 13

출원인

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번호 이름 국적 주소
1 한양대학교 에리카산학협력단 대한민국 경기도 안산시 상록구

발명자

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번호 이름 국적 주소
1 백상현 대한민국 서울특별시 서초구
2 노신우 대한민국 경기도 안산시 상록구

대리인

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번호 이름 국적 주소
1 박상열 대한민국 서울 금천구 가산디지털*로 *** **층 ****호(나눔국제특허법률사무소)
2 최내윤 대한민국 서울 금천구 가산디지털*로 ** *동 ***호(나눔국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한양대학교 에리카산학협력단 대한민국 경기도 안산시 상록구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2016.10.18 수리 (Accepted) 1-1-2016-1009002-25
2 선행기술조사의뢰서
Request for Prior Art Search
2016.12.12 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2017.02.10 수리 (Accepted) 9-1-2017-0004453-06
4 의견제출통지서
Notification of reason for refusal
2018.06.12 발송처리완료 (Completion of Transmission) 9-5-2018-0397060-00
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2018.08.13 수리 (Accepted) 1-1-2018-0800135-22
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2018.08.13 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2018-0800136-78
7 등록결정서
Decision to grant
2018.10.22 발송처리완료 (Completion of Transmission) 9-5-2018-0715112-57
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
다이 연결 배선의 일단에 연결되며, 테스트 신호를 상기 다이 연결 배선으로 전송하는 신호 입력부;상기 다이 연결 배선의 타단에 연결되며, 상기 신호 입력부로부터 전송된 상기 테스트 신호를 반사하는 신호 반사부; 상기 다이 연결 배선의 상기 일단에 연결되며, 상기 신호 반사부로부터 반사된 테스트 신호를 수신하는 신호 수신부; 및상기 반사된 테스트 신호의 도달 시간에 기초하여 멀티다이 집적회로에서 폴트가 발생한 위치를 판단하는 폴트 위치 분석부를 포함하는, 멀티다이 집적회로의 폴트 위치 분석 장치
2 2
제 1 항에 있어서,상기 반사된 테스트 신호의 도달 시간이 기준 시간보다 짧은 경우, 상기 신호 수신부는 폴트가 발생하였다고 판단하는, 멀티다이 집적회로의 폴트 위치 분석 장치
3 3
제 2 항에 있어서,상기 다이 연결 배선의 상기 타단에 연결된 다이에서 폴트가 발생할 때의 상기 반사된 테스트 신호의 도달 시간은 상기 다이 연결 배선에서 폴트가 발생할 때의 상기 반사된 테스트 신호의 도달 시간보다 긴, 멀티다이 집적회로의 폴트 위치 분석 장치
4 4
제 3 항에 있어서,상기 다이 연결 배선의 상기 일단에 연결된 다이에서 폴트가 발생할 때의 상기 반사된 테스트 신호의 도달 시간은 상기 다이 연결 배선에서 폴트가 발생할 때의 상기 반사된 테스트 신호의 도달 시간보다 짧은, 멀티다이 집적회로의 폴트 위치 분석 장치
5 5
제 1 항에 있어서, 상기 신호 입력부는 직렬 연결된 제 1 및 제 2 트랜지스터를 포함하며, 상기 제 1 및 제 2 트랜지스터의 게이트에는 각각 제 1 및 제 2 활성화 신호가 입력되고, 상기 제 1 트랜지스터의 소스 및 상기 제 2 트랜지스터의 드레인은 상기 다이 연결 배선의 상기 일단에 연결된, 멀티다이 집적회로의 폴트 위치 분석 장치
6 6
제 5 항에 있어서,상기 제 1 트랜지스터는 PMOS 트랜지스터이고, 상기 제 2 트랜지스터는 NMOS 트랜지스터인, 멀티다이 집적회로의 폴트 위치 분석 장치
7 7
제 5 항에 있어서, 상기 신호 반사부는 직렬 연결된 제 3 및 제 4 트랜지스터를 포함하며, 상기 제 3 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트는 상기 다이 연결 배선의 상기 타단에 연결되고, 상기 제 3 트랜지스터의 소스 및 상기 제 4 트랜지스터의 드레인은 제 1 노드에 연결된, 멀티다이 집적회로의 폴트 위치 분석 장치
8 8
제 7 항에 있어서,상기 신호 반사부는 직렬 연결된 제 5 및 제 6 트랜지스터를 더 포함하며, 상기 제 5 트랜지스터의 게이트 및 상기 제 6 트랜지스터의 게이트는 상기 제 1 노드에 연결되고, 상기 제 5 트랜지스터의 소스 및 상기 제 6 트랜지스터의 드레인은 제 1 저항에 연결된, 멀티다이 집적회로의 폴트 위치 분석 장치
9 9
제 8 항에 있어서,상기 제 3 트랜지스터 및 상기 제 5 트랜지스터는 PMOS 트랜지스터이고, 상기 제 4 트랜지스터 및 상기 제 6 트랜지스터는 NMOS 트랜지스터인, 멀티다이 집적회로의 폴트 위치 분석 장치
10 10
제 8 항에 있어서,상기 신호 수신부는 직렬 연결된 제 7 및 제 8 트랜지스터를 포함하며, 상기 제 7 트랜지스터의 게이트 및 상기 제 8 트랜지스터의 게이트는 상기 다이 연결 배선의 상기 일단에 연결되고, 상기 제 7 트랜지스터의 소스 및 상기 제 8 트랜지스터의 드레인은 제 2 노드에 연결된, 멀티다이 집적회로의 폴트 위치 분석 장치
11 11
제 10 항에 있어서,상기 신호 수신부는 직렬 연결된 제 9 트랜지스터 및 제 10 트랜지스터를 더 포함하며, 상기 제 9 트랜지스터의 게이트 및 상기 제 10 트랜지스터의 게이트는 상기 제 2 노드에 연결되고, 상기 제 9 트랜지스터의 소스 및 상기 제 10 트랜지스터의 드레인은 제 2 저항에 연결된, 멀티다이 집적회로의 폴트 위치 분석 장치
12 12
제 11 항에 있어서,상기 제 7 트랜지스터 및 상기 제 9 트랜지스터는 PMOS 트랜지스터이고, 상기 제 8 트랜지스터 및 상기 제 10 트랜지스터는 NMOS 트랜지스터인, 멀티다이 집적회로의 폴트 위치 분석 장치
13 13
제 1 항에 있어서,상기 신호 입력부, 상기 신호 반사부 및 상기 신호 수신부 중 적어도 하나는 SoC 다이의 물리 영역에 구비되는, 멀티다이 집적회로의 폴트 위치 분석 장치
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