| 1 |
1
제 1 도전형의 도펀트로 도핑된 제 1 고농도 도핑 영역, 제 2 도전형의 도펀트로 도핑된 제 2 베이스 영역, 상기 제 1 도전형의 도펀트로 도핑된 제 1 베이스 영역 및 상기 제 2 도전형의 도펀트로 도핑된 제 2 고농도 도핑 영역이 순차적으로 접합되는 2 단자 메모리 셀을 포함하는 반도체 메모리 소자에 있어서,상기 메모리 셀의 쓰기 전압은 상기 제 1 베이스 영역 및 상기 제 2 베이스 영역의 길이 또는 도핑 농도로 조절되는 것을 특징으로 하는 반도체 메모리 소자
|
| 2 |
2
제 1 항에 있어서,상기 메모리 셀의 쓰기 전압은 상기 제 1 베이스 영역 및 상기 제 2 베이스 영역의 길이 또는 도핑 농도를 증가시키는 경우 상기 쓰기 전압이 증가 되는 것을 특징으로 하는 반도체 메모리 소자
|
| 3 |
3
제 1 항에 있어서,상기 메모리 셀의 쓰기 전압은 상기 제 1 베이스 영역 및 상기 제 2 베이스 영역의 길이 또는 도핑 농도를 감소시키는 경우 상기 쓰기 전압이 감소 되는 것을 특징으로 하는 반도체 메모리 소자
|
| 4 |
4
제 1 항에 있어서,상기 메모리 셀이 복수 개 적층된 어레이(array)를 포함하되, 상기 어레이는 상기 메모리 셀과 절연층이 교대로 그리고 반복적으로 적층된 것을 특징으로 하는 반도체 메모리 소자
|
| 5 |
5
제 4 항에 있어서,상기 어레이는 제 1 메모리 셀 및 상기 제 1 메모리 셀 상의 제 2 메모리 셀을 포함하되,상기 제 1 및 제 2 메모리 셀들이 각각 갖는 상기 제 1 베이스 영역의 길이는 서로 상이하고,상기 제 1 및 제 2 메모리 셀들이 각각 갖는 상기 제 2 베이스 영역의 길이는 서로 상이한 것을 특징으로 하는 반도체 메모리 소자
|
| 6 |
6
제 4 항에 있어서,상기 어레이는 제 1 메모리 셀 및 상기 제 1 메모리 셀 상의 제 2 메모리 셀을 포함하되,상기 제 1 및 제 2 메모리 셀들이 각각 갖는 상기 제 1 베이스 영역의 도핑 농도는 서로 상이하고,상기 제 1 및 제 2 메모리 셀들이 각각 갖는 상기 제 2 베이스 영역의 도핑 농도는 서로 상이한 것을 특징으로 하는 반도체 메모리 소자
|
| 7 |
7
제 4 항에 있어서,상기 어레이는 복수 개로 제공되고,복수 개의 상기 어레이가 옆으로(laterally) 이격되어 배열되고, 복수 개의 상기 어레이 사이에 트렌치(trench)가 제공되는 것을 특징으로 하는 반도체 메모리 소자
|
| 8 |
8
제 7 항에 있어서,복수 개의 상기 어레이는, 서로 인접한 제 1 어레이 및 제 2 어레이를 포함하고, 상기 제 1 어레이에 포함된 상기 메모리 셀의 상기 제 1 베이스 영역의 길이와 상기 제 2 어레이에 포함된 상기 메모리 셀의 상기 제 1 베이스 영역의 길이는 서로 다르고,상기 제 1 어레이에 포함된 상기 메모리 셀의 상기 제 2 베이스 영역의 길이와 상기 제 2 어레이에 포함된 상기 메모리 셀의 상기 제 2 베이스 영역의 길이는 서로 다른 것을 포함하는 반도체 메모리 소자
|
| 9 |
9
기판을 준비하는 단계;상기 기판 상에 반도체층 및 절연막을 교대로 그리고 반복적으로 적층하여 적층 구조체(stacked structure)를 제조하는 단계; 및상기 적층 구조체를 식각하여, 트렌치에 의해 서로 이격된 복수 개의 어레이를 정의하는 단계를 포함하되,상기 반도체층은,제 1 방향으로 연장하고 제 1 도전형의 도펀트로 도핑된 제 1 고농도 도핑 영역, 상기 제 1 방향으로 연장하고 제 2 도전형의 도펀트로 도핑된 제 2 베이스 영역, 상기 제 1 방향으로 연장하고 상기 제 1 도전형의 도펀트로 도핑된 제 1 베이스 영역 및 상기 제 1 방향으로 연장하고, 상기 제 2 도전형의 도펀트로 도핑된 제 2 고농도 도핑 영역을 포함하고,상기 제 1 고농도 도핑 영역, 상기 제 2 베이스 영역, 상기 제 1 베이스 영역 및 상기 제 2 고농도 도핑 영역은 순차적으로 배열되고,상기 트렌치는 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법
|
| 10 |
10
제 9 항에 있어서,상기 적층 구조체가 식각되어 정의된 상기 어레이는, 서로 이격되어 적층된 복수 개의 메모리 셀을 포함하고, 상기 복수 개의 메모리 셀은, 각각 순차적으로 접합된 상기 제 1 고농도 도핑 영역, 상기 제 2 베이스 영역, 상기 제 1 베이스 영역 및 상기 제 2 고농도 도핑 영역을 포함하고, 상기 제 1 베이스 영역 및 상기 제 2 베이스 영역의 길이 또는 도핑 농도가 조절되어 상기 복수 개의 메모리 셀의 쓰기 전압이 조절되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법
|
