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제1 도전형의 도펀트로 도핑된 제1 고농도 도핑 영역, 제2 도전형의 도펀트로 도핑된 제2 베이스 영역, 상기 제1 도전형의 도펀트로 도핑된 제1 베이스 영역 및 상기 제2 도전형의 도펀트로 도핑된 제2 고농도 도핑 영역이 순차적으로 접합되는 2단자 메모리 셀에 있어서,상기 제1 베이스 영역 및 상기 제2 베이스 영역의 길이 또는 도핑 농도가 조절되어 상기 메모리 셀의 쓰기 전압이 조절되는 것을 포함하는 반도체 메모리 소자
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제1항에 있어서,상기 제1 베이스 영역 및 상기 제2 베이스 영역의 길이를 증가시키거나, 도핑 농도를 증가시키는 경우, 상기 메모리 셀의 쓰기 전압이 증가되는 것을 포함하는 반도체 메모리 소자
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3
제1항에 있어서,상기 제1 베이스 영역 및 상기 제2 베이스 영역의 길이를 감소시키거나, 도핑 농도를 감소시키는 경우, 상기 메모리 셀의 쓰기 전압이 감소되는 것을 포함하는 반도체 메모리 소자
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4
제1항에 있어서,복수의 상기 메모리 셀이 적층된 어레이(array)를 포함하되, 상기 어레이는 상기 메모리 셀과 절연층이 교대로 그리고 반복적으로 적층된 것을 포함하는 반도체 메모리 소자
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제4항에 있어서,상기 어레이에 포함된 상기 메모리 셀은, 제1 메모리 셀 및 상기 제1 메모리 셀 상의 제2 메모리 셀을 포함하되,상기 제1 및 제2 메모리 셀들의 상기 제1 베이스 영역들의 길이는 서로 상이하고,상기 제1 및 제2 메모리 셀들의 상기 제2 베이스 영역들의 길이는 서로 상이한 것을 포함하는 반도체 메모리 소자
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6
제4항에 있어서,상기 어레이에 포함된 상기 메모리 셀은, 제1 메모리 셀 및 상기 제1 메모리 셀 상의 제2 메모리 셀을 포함하되,상기 제1 및 제2 메모리 셀들의 상기 제1 베이스 영역들의 도핑 농도는 서로 상이하고,상기 제1 및 제2 메모리 셀들의 상기 제2 베이스 영역들의 도핑 농도는 서로 상이한 것을 포함하는 반도체 메모리 소자
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7
제4항에 있어서,상기 어레이는 복수로 제공되고,복수의 상기 어레이가 옆으로(laterally) 이격되어 배열되고, 복수의 상기 어레이 사이에 트렌치(trench)가 제공되는 것을 포함하는 반도체 메모리 소자
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8
제7항에 있어서,복수의 상기 어레이는, 서로 인접한 제1 어레이 및 제2 어레이를 포함하고, 상기 제1 어레이에 포함된 상기 메모리 셀의 상기 제1 베이스 영역의 길이와 상기 제2 어레이에 포함된 상기 메모리 셀의 상기 제1 베이스 영역의 길이는 서로 다르고,상기 제1 어레이에 포함된 상기 메모리 셀의 상기 제2 베이스 영역의 길이와 상기 제2 어레이에 포함된 상기 메모리 셀의 상기 제2 베이스 영역의 길이는 서로 다른 것을 포함하는 반도체 메모리 소자
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기판이 준비되는 단계;상기 기판 상에 반도체층 및 절연막을 교대로 그리고 반복적으로 적층하여 적층 구조체(stacked structure)를 제조하는 단계;상기 적층 구조체를 식각하여, 트렌치에 의해 서로 이격된 복수의 어레이를 정의하는 단계를 포함하되,상기 반도체층은,제1 방향으로 연장하고 제1 도전형의 도펀트로 도핑된 제1 고농도 도핑 영역, 상기 제1 방향으로 연장하고 제2 도전형의 도펀트로 도핑된 제2 베이스 영역, 상기 제1 방향으로 연장하고 상기 제1 도전형의 도펀트로 도핑된 제1 베이스 영역, 및 상기 제1 방향으로 연장하고, 상기 제2 도전형의 도펀트로 도핑된 제2 고농도 도핑 영역을 포함하고,상기 제1 고농도 도핑 영역, 상기 제2 베이스 영역, 상기 제1 베이스 영역, 및 상기 제2 고농도 도핑 영역은 순차적으로 배열되고,상기 트렌치는 상기 제1 방향과 교차하는 제2 방향으로 연장하는 것을 포함하는 반도체 메모리 소자의 제조 방법
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제9항에 있어서,상기 적층 구조체가 식각되어 정의된 상기 어레이는, 서로 이격되어 적층된 복수의 메모리 셀을 포함하고, 상기 메모리 셀은, 순차적으로 접합된 상기 제1 고농도 도핑 영역, 상기 제2 베이스 영역, 상기 제1 베이스 영역, 및 상기 제2 고농도 도핑 영역을 포함하고, 상기 제1 베이스 영역 및 상기 제2 베이스 영역의 길이 또는 도핑 농도가 조절되어 상기 메모리 셀의 쓰기 전압이 조절되는 것을 포함하는 반도체 메모리 소자의 제조 방법
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