| 1 |
1
온도 변화에도 일정한 전압을 출력하며 CMOS로 구성되는 CTAT 및 PTAT 전압발생기로서,나노 단위의 전류를 공급하는 전류원과 드레인 단자가 각각 연결되는 제2 n모스 FET(Mn2) 및 제3 n모스 FET(Mn3)와,상기 제2 n모스 FET(Mn2)의 소스 단자와 접지 단자 사이에 연결되는 제1 n모스 FET(Mn1)와,상기 제2 n모스 FET(Mn2)의 드레인 단자, 게이트 단자 및 제1 n모스 FET(Mn1)의 게이트 단자는 서로 연결되며, 제3 n모스 FET(Mn3)의 드레인 단자와 게이트 단자는 서로 연결되며, 상기 제2 n모스 FET(Mn2)는 바디 바이어스 구조를 지니며, 상기 제3 n모스 FET(Mn3)의 게이트 단자가 상기 제2 n모스 FET(Mn2)의 바디 바이어스와 연결되는 것을 특징으로 하는 CTAT 및 PTAT 전압발생기
|
| 2 |
2
제1항에 있어서,상기 제2 n모스 FET(Mn2)은 Deep N-Well 레이어 구조로 형성되는 것을 특징으로 하는 CTAT 및 PTAT 전압발생기
|
| 3 |
3
제2항에 있어서,상기 제1 n모스 FET(Mn1), 상기 제2 n모스 FET(Mn2) 및 상기 제3 n모스 FET(Mn3)는 문턱전압 이하(sub-threshold) 영역에서 동작하는 것을 특징으로 하는 CTAT 및 PTAT 전압발생기
|
| 4 |
4
제3항에 있어서,상기 제1 n모스 FET(Mn1) 및 상기 제2 n모스 FET(Mn2)는 동일한 반도체 공정에 의해 동시에 형성되며, 상기 제1 n모스 FET(Mn1)의 사이즈 비(W/L)는 상기 제2 n모스 FET(Mn2)의 사이즈 비(W/L)의 m 배로 형성되는 것을 특징으로 하는 CTAT 및 PTAT 전압발생기
|
| 5 |
5
제1항 내지 제4항 중에서 선택된 어느 한 항의 CTAT 및 PTAT 전압발생기를 제1단 CTAT 및 PTAT 전압발생기로 구비하고, 상기 전류원과 드레인 단자가 각각 연결되는 제5 n모스 FET(Mn5) 및 제6 n모스 FET(Mn6)와, 상기 제5 n모스 FET(Mn5)의 소스 단자와 상기 제2 n모스 FET(Mn2)의 소스 단자 사이에 연결되는 제4 n모스 FET(Mn4)와, 상기 제5 n모스 FET(Mn5)의 드레인 단자, 게이트 단자 및 상기 제4 n모스 FET(Mn4)의 게이트 단자는 서로 연결되며, 상기 제6 n모스 FET(Mn6)의 드레인 단자와 게이트 단자는 서로 연결되며, 상기 제5 n모스 FET(Mn5)는 바디 바이어스 구조를 지니며, 상기 제6 n모스 FET(Mn6)의 게이트 단자가 상기 제5 n모스 FET(Mn5)의 바디 바이어스와 연결되는 것을 특징으로 하는 제2단 CTAT 및 PTAT 전압발생기를 포함하고,상기 제2 n모스 FET(Mn2)의 소스단자는 상기 제4 n모스 FET(Mn4)의 소스 단자 및 상기 제6 n모스 FET(Mn6)의 소스 단자와 연결되는 CMOS 전압발생기
|
| 6 |
6
제5항에 있어서,상기 제4 n모스 FET(Mn4), 제5 n모스 FET(Mn5) 및 제6 n모스 FET(Mn6)는 Deep N-Well 레이어 구조로 형성되는 것을 특징으로 하는 CMOS 전압발생기
|
| 7 |
7
제6항에 있어서,상기 제4 n모스 FET(Mn4), 상기 제5 n모스 FET(Mn5) 및 상기 제6 n모스 FET(Mn6)는 문턱전압 이하(sub-threshold) 영역에서 동작하는 것을 특징으로 하는 CMOS 전압발생기
|
| 8 |
8
제6항에 있어서,상기 제4 n모스 FET(Mn4) 및 상기 제5 n모스 FET(Mn5)는 동일한 반도체 공정에 의해 동시에 형성되며, 상기 제4 n모스 FET(Mn4)의 사이즈 비(W/L)는 상기 제5 n모스 FET(Mn5)의 사이즈 비(W/L)의 m 배로 형성되는 것을 특징으로 하는 CMOS 전압발생기
|
