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노화현상 및 전압변이를 고려한 클럭 트리 합성 방법에 있어서,상기 클럭 트리를 구성할 각 버퍼의 게이팅 확률을 설정하는 단계;상기 게이팅 확률에 기반하여 상기 각 버퍼의 시그널 확률을 산출하는 단계;상기 산출된 시그널 확률에 따라 상기 버퍼에 공급할 전원전압을 산출하는 단계; 및상기 버퍼의 위치를 결정하여 상기 버퍼를 삽입하는 단계;를 포함하고,상기 산출된 시그널 확률에 따라 상기 버퍼에 공급할 전원전압을 산출하는 단계는,공급할 전원전압이 증가함에 따라 버퍼 지연은 선형적으로 감소되는 관계를 기반으로 상기 트리의 각 레벨에서 가장 큰 시그널 확률을 갖는 버퍼의 전원전압을 결정하고, 시그널 확률과 버퍼 지연 사이의 선형 함수 관계를 기반으로 상기 각 레벨에서 나머지 버퍼의 시그널 확률에 따른 전원전압을 구하는, 클럭 트리 합성 방법
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제 1 항에 있어서, 상기 게이팅 확률은,클럭 트리 설계 과정에서 상기 클럭 트리가 이용될 회로에 따라서 상기 버퍼들이 턴온/턴오프되는 정도를 예측하여 설계자에 의해 입력되는 예상치인, 클럭 트리 합성 방법
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제 1 항에 있어서,상기 각 버퍼의 시그널 확률을 산출하는 단계는,PMOS 트랜지스터가 네거티브 바이어스 하에서 ON 상태가 되는 것을 기준으로 상기 시그널 확률로서 신호가 로직 로우(low)일 확률을 산출하는, 클럭 트리 합성 방법
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제 1 항에 있어서,클럭 트리에서 파워 소모를 줄이기 위한 클럭 게이트로서 낸드 게이트를 사용하면, 상기 낸드 게이트의 출력 시그널 확률은 (1-SP)*(1-GP)로 산출하고, 여기서, SP는 시그널 확률이며, GP는 게이팅 확률인, 클럭 트리 합성 방법
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제 1 항에 있어서,상기 버퍼에 공급할 전원전압을 산출하는 단계는,상기 시그널 확률을 이용하여 N년 후의 임계 전압 변동(ΔVth)을 구하는 단계;스파이스 시뮬레이션을 수행하여 상기 임계 전압 변동에 대응하는 버퍼 지연의 변경(ΔD)을 얻는 단계;상기 버퍼 지연의 변경과 상기 시그널 확률 간의 관계를 산출하는 단계; 및상기 관계를 고려하여 상기 시그널 확률에 따라 상기 각 버퍼에 공급할 전원 전압을 산출하는 단계;를 포함하는, 클럭 트리 합성 방법
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제 1 항에 있어서,상기 공급할 전원전압이 증가함에 따라 버퍼 지연은 선형적으로 감소되는 관계식은, , 여기서, ve는 예상 전압, 전압간격 e에서 vi, min은 최소 전압, vi, max는 최대전압인, 클럭 트리 합성 방법
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제 7 항에 있어서,상기 시그널 확률과 버퍼 지연 사이의 선형 함수 관계는, 이고, 여기서, 는 j번째 트리 레벨의 i번째 버퍼에서 시그널 확률에 따른 전원 전압이고, 는 j번째 트리 레벨에서 상기 에 의해 획득된 전원전압이며, dbuf는 버퍼 지연의 함수이고, dagingbuf는 10년 경과 후 버퍼 지연의 함수이며, spmin과 spmax는 각 트리 레벨에서 버퍼의 최소 및 최대 시그널 확률이고, skewcons
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제 1 항에 있어서,상기 시그널 확률에 따라 산출된 전원전압이 잠재적 버퍼 영역에 존재하지 않으면, 해당 버퍼의 시그널 확률에 따라 전원전압에 가장 가까운 잠재적인 버퍼 영역의 값을 할당하는, 클럭 트리 합성 방법
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제 1 항에 있어서,상기 버퍼에 공급할 전원전압을 산출하는 단계는, 클럭 소스에서 클럭 싱크까지 트리 레벨 순으로 산출된 상기 시그널 확률에 따라 상기 전원전압을 산출하는, 클럭 트리 합성 방법
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제 1 항에 있어서,상기 버퍼를 삽입하는 단계 이후에,각 레벨에서 동일한 와이어 길이를 먼저 라우팅 한 다음, 와이어를 ΔL만큼 길게 만드는 와이어 스네이크를 수행하여 클럭 스큐를 줄이는 단계를 더 포함하는, 클럭 트리 합성 방법
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제 11 항에 있어서,상기 와이어 스네이크에 대한 와이어 길이는,로 산출되고, 여기서 이며, 여기서, dbuf는 버퍼 지연의 함수, vj는 j번째 트리 레벨에서의 전원전압, spmax는 각 트리 레벨에서 버퍼의 최대 시그널 확률, Cwj,cons는 j번째 트리 레벨에의 커패시턴스 제한, skewj,cons는 j번째 트리 레벨에의 클럭 스큐 제약, Dwire는 와이어 지연, r0 및 c0는 와이어의 단위 저항 및 와이어의 단위 캐패시턴스, lwire는 와이어 길이, Cload는 와이어 끝의 부하 캐패시턴스인, 클럭 트리 합성 방법
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제 1 항 내지 제 5 항, 제 7 항 내지 제 12 항 중 어느 한 항의 방법을 컴퓨터에서 실행시키기 위한 프로그램이 기록된 컴퓨터 판독가능 기록매체
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클럭 트리 설계 단계에서 상기 클럭 트리가 이용될 회로에 따라서 버퍼들이 턴온/턴오프되는 정도를 예측하는 예상치로서 게이팅 확률을 입력하는 입력부; 및상기 게이팅 확률에 기반하여 상기 각 버퍼의 시그널 확률을 산출하고, 상기 시그널 확률에 따라 버퍼에 공급할 전원전압을 산출하되, 공급할 전원전압이 증가함에 따라 버퍼 지연은 선형적으로 감소되는 관계를 기반으로 상기 트리의 각 레벨에서 가장 큰 시그널 확률을 갖는 버퍼의 전원전압을 결정하고, 상기 시그널 확률과 버퍼 지연 사이의 선형 함수 관계를 기반으로 상기 각 레벨에서 나머지 버퍼의 시그널 확률에 따른 전원전압을 구하는 제어부;를 포함하여 구성되는, 클럭 트리 합성 장치
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제 14 항에 있어서,상기 제어부는,PMOS 트랜지스터가 네거티브 바이어스 하에서 ON상태가 되는 것을 기준으로 상기 시그널 확률로서 신호가 로직 로우일 확률을 산출하는 시그널 확률 산출부;상기 시그널 확률에 따라 상기 버퍼에 공급할 전원전압을 산출하는 전원전압 산출부;상기 버퍼를 삽입할 위치를 결정하는 버퍼 위치 결정부; 및상기 버퍼의 각 트리 레벨에서 클럭 스큐를 줄이기 위한 와이어 스네이크를 수행하여 와이어 길이를 산출하는 와이어 길이 산출부로 구성되는, 클럭 트리 합성 장치
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제 15 항에 있어서,상기 전원전압 산출부는,상기 시그널 확률을 이용하여 N년 후의 임계 전압 변동(ΔVth)을 구하고, 스파이스 시뮬레이션을 수행하여 상기 임계 전압 변동에 대응하는 버퍼 지연의 변경(ΔD)을 구하며, 상기 버퍼 지연의 변경과 상기 시그널 확률 간의 관계를 산출하고, 상기 산출된 관계를 고려하여 상기 시그널 확률에 따라 상기 각 버퍼에 공급할 전원 전압을 산출하는, 클럭 트리 합성 장치
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제 15 항에 있어서,상기 전원전압 산출부는,상기 시그널 확률에 따라 산출된 전원전압이 잠재적 버퍼 영역에 존재하지 않으면, 해당 버퍼의 시그널 확률에 따라 전원전압에 가장 가까운 잠재적인 버퍼 영역의 값을 할당하는, 클럭 트리 합성 장치
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제 15 항에 있어서,상기 전원전압 산출부는, 클럭 소스에서 클럭 싱크까지 트리 레벨 순으로 산출된 상기 시그널 확률에 따라 상기 전원전압을 산출하는, 클럭 트리 합성 장치
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