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n-type 금속 산화 반도체 전계 효과 트랜지스터(FET)와 p-type 금속 산화 반도체 전계 효과 트랜지스터(FET)를 포함하는 상보적 금속 산화물 반도체(CMOS) 인버터를 포함하되,상기 n-type 금속 산화 반도체 전계 효과 트랜지스터와 p-type 금속 산화 반도체 전계 효과 트랜지스터는 소스 및 드레인 전극으로서 탄소나노소재를 사용하는 것을 특징으로 하는 디바이스
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제1항에 있어서, 상기 탄소나노소재는 그래핀(Graphene)인 것을 특징으로 하는 디바이스
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제1항에 있어서,상기 n-type 금속 산화 반도체 전계 효과 트랜지스터와 p-type 금속 산화 반도체 전계 효과 트랜지스터의 채널은 각각 2차원 특성을 갖는 마이크로 미터 단위의 박막의 물질로 이루어지는 것을 특징으로 하는 디바이스
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제3항에 있어서,상기 n-type 금속 산화 반도체 전계 효과 트랜지스터의 채널은 MOs2로 형성되고, p-type 금속 산화 반도체 전계 효과 트랜지스터의 채널은 WSe2로 형성되는 것을 특징으로 하는 디바이스
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제1항에 있어서,상기 n-type 금속 산화 반도체 전계 효과 트랜지스터에 연결되는 제1게이트와 상기 p-type 금속 산화 반도체 전계 효과 트랜지스터에 연결되는 제2게이트 이외에 별도의 제3게이트를 더 포함하는 것을 특징으로 하는 디바이스
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제5항에 있어서,상기 제3게이트는 상기 소스 및 드레인 전극의 work function을 조절하기 위한 게이트인 것을 특징으로 하는 디바이스
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제5항에 있어서,상기 제3게이트는 상기 CMOS 인버터 디바이스의 단면에서 보아, n-type 금속 산화 반도체 전계 효과 트랜지스터의 채널과 p-type 전계효과 트랜지스터의 채널 사이 영역에 배치되는 것을 특징으로 하는 디바이스
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제5항에 있어서,상기 제3게이트는,상기 CMOS 인버터 디바이스의 단면에서 보아, 상기 n-type 금속 산화 반도체 전계 효과 트랜지스터 및 p-type 금속 산화 반도체 전계 효과 트랜지스터를 포함한 두 개의 트랜지스터와 기판 사이를 절연시키는 유전체의 하부에 배치되는 것을 특징으로 하는 디바이스
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