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기판 상에 제1 듀얼 게이트 박막 트랜지스터; 상기 제1 듀얼 게이트 박막 트랜지스터 상에 제2 듀얼 게이트 박막 트랜지스터; 및 상기 제2 듀얼 게이트 박막 트랜지스터 상에 제3 듀얼 게이트 박막 트랜지스터;를 포함하고,상기 제1 듀얼 게이트 박막 트랜지스터, 제2 듀얼 게이트 박막 트랜지스터 및 제3 듀얼 게이트 박막 트랜지스터는 서로 전기적으로 연결되고,상기 제1 듀얼 게이트 박막 트랜지스터가 제1 바탐게이트 전극과, 상기 제1 바탐게이트 전극 상에 제1 유전체 층과, 상기 제1 유전체 층 상에 제1 소스 전극 및 제1 드레인 전극과, 상기 제1 소스 전극과 제1 드레인 전극 사이에 제1 반도체 채널 층과, 상기 제1 소스 전극, 제1 드레인 전극 및 제1 반도체 채널 층 상에 제2 유전체 층과, 상기 제2 유전체 층 상에 제1 탑게이트 전극을 포함하고, 상기 제2 듀얼 게이트 박막 트랜지스터가 제2 바탐게이트 전극과, 상기 제2 바탐게이트 전극 상에 제3 유전체 층, 상기 제3 유전체 층 상에 제2 소스 전극 및 제2 드레인 전극과, 상기 제2 소스 전극과 제2 드레인 전극 사이에 제2 반도체 채널 층과, 상기 제2 소스 전극, 제2 드레인 전극 및 제2 반도체 채널 층 상에 제4 유전체 층과, 상기 제4 유전체 층 상에 제2 탑게이트 전극을 포함하고, 상기 제3 듀얼 게이트 박막 트랜지스터가 제3 바탐게이트 전극과, 상기 제3 바탐게이트 전극 상에 제5 유전체 층, 상기 제5 유전체 층 상에 제3 소스 전극 및 제3 드레인 전극과, 상기 제3 소스 전극과 제3 드레인 전극 사이에 제3 반도체 채널 층과, 상기 제3 소스 전극, 제3 드레인 전극 및 제3 반도체 채널 층 상에 제6 유전체 층과, 상기 제6 유전체 층 상에 제3 탑게이트 전극을 포함하고,상기 제1 탑게이트 전극과 상기 제2 바탐게이트 전극이 동일한 전극이고, 서로 동일한 공간을 공유하고,상기 제2 탑게이트 전극과 상기 제3 바탐게이트 전극이 동일한 전극이고, 서로 동일한 공간을 공유하고,상기 제2 듀얼 게이트 박막 트랜지스터의 제2 바탐게이트 전극과 제2 탑게이트 전극이 서로 독립적으로 제어되고,상기 제1, 제2 및 제3 듀얼 게이트 박막 트랜지스터가 유기 전계 효과 박막 트랜지스터인 것인, 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로
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제1항에 있어서,상기 제1 바탐게이트 전극이 상기 제1 탑게이트 전극 또는 제2 바탐게이트 전극과 전기적으로 연결되고, 상기 제1 소스 전극이 상기 제3 소스 전극과 전기적으로 연결되고, 상기 제2 드레인 전극이 상기 제3 드레인 전극과 전기적으로 연결되고,상기 제2 탑게이트 전극 또는 제3 바탐게이트 전극이 상기 제3 탑게이트 전극과 전기적으로 연결되는 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로
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제3항에 있어서,상기 전기적으로 연결되는 것이 전도성 비아홀에 의한 것임을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로
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제1항에 있어서,상기 제1 듀얼 게이트 박막 트랜지스터가 N타입 트랜지스터이고, 상기 제2 듀얼 게이트 박막 트랜지스터가 P타입 트랜지스터이고, 상기 제3 듀얼 게이트 박막 트랜지스터가 N타입 트랜지스터인 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로
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제6항에 있어서,상기 논리회로가 NAND 게이트인 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로
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제7항에 있어서,상기 NAND 게이트의 입력 1이 서로 전극을 공유하는 제2 탑게이트 전극과 제3 바탐게이트 전극에 인가되고, 입력 2가 서로 전극을 공유하는 제1 탑게이트 전극과 제2 바탐게이트 전극에 인가되는 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로
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제1항에 있어서,상기 제1 듀얼 게이트 박막 트랜지스터가 P타입 트랜지스터이고, 상기 제2 듀얼 게이트 박막 트랜지스터가 N타입 트랜지스터이고, 상기 제3 듀얼 게이트 박막 트랜지스터가 P타입 트랜지스터인 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로
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제9항에 있어서,상기 논리회로가 NOR 게이트인 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로
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제10항에 있어서,상기 NOR 게이트의 입력 1이 서로 전극을 공유하는 제2 탑게이트 전극과 제3 바탐게이트 전극에 인가되고, 입력 2가 서로 전극을 공유하는 제1 탑게이트 전극과 제2 바탐게이트 전극에 인가되는 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로
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제1항에 있어서,상기 제1, 제2, 제3 바탐게이트 전극, 제1, 제2, 제3 소스 전극, 제1, 제2, 제3 드레인 전극 및 제1, 제2, 제3 탑게이트 전극이 각각 독립적으로 Au, Al, Ag, Be, Bi, Co, Cu, Cr, Hf, In, Mn, Mo, Mg, Ni, Nb, Pb, Pd, Pt, Rh, Re, Ru, Sb, Ta, Te, Ti, V, W, Zr, Zn 및 PEDOT:PSS 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로
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제1항에 있어서,상기 제1 반도체 채널 층이 n-타입 유기 반도체 물질을 포함하고, 상기 제2 반도체 채널 층이 p-타입 유기 반도체 물질을 포함하고, 상기 제3 반도체 채널 층이 n-타입 유기 반도체 물질을 포함하는 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로
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제1항에 있어서,상기 제1 반도체 채널 층이 p-타입 유기 반도체 물질을 포함하고, 상기 제2 반도체 채널 층이 n-타입 유기 반도체 물질을 포함하고, 상기 제3 반도체 채널 층이 p-타입 유기 반도체 물질을 포함하는 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로
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제13항 또는 제14항에 있어서, 상기 n-타입 유기 반도체가, N2200 (poly{[N,N'-bis(2-octyldodecyl)-naphthalene-1,4,5,8-bis(dicarboximide)-2,6-diyl]-alt-5,5'-(2,2'-bithiophene)}),안트라센(anthracene), 테트라센(tetracene), 헥사센(hexacene), 퀴놀린(quinolone), 나프틸리딘(naphthylridine), 및 퀴나졸린(quinazoline), 안트라디싸이오펜(antradithophene), 플루오렌(fullerene), 페릴렌디카르복시마이드(perylenedicarboximide), 나프탈렌 디이미드(naphtalene diimide), 올리고싸이오펜(oligo-thiophene), 6,13-비스(트리이소프로필실릴에티닐)펜타센)(6,13-Bis(triisopropylsilylethynyl)pentacene), 5,11-비스(트리에틸실릴에티닐)안트라디싸이오펜(5,11-Bis(triethylsilylethynyl)anthradithiophene), 2,8-디플로로-5,11-비스(트리에틸실릴에티닐(2,8-Difluoro-5,11-bis(triethylsilylethynyl)anthradithiophene), PCBM, Cu-프탈로시아닌(Cu-Phthalocyanine), 및 Zn-프탈로시아닌(Zn-Phthalocyanine) 중에서 선택된 1종 이상이고,상기 p-타입 유기 반도체가, diF-TES-ADT(2,8-Difluoro-5,11-bis(triethylsilylethynyl)anthradithiophene), 펜타센(pentacene), 3-헥실싸이오펜 중합체(poly(3-hexylthiophene)), 3-펜틸싸이오펜 중합체(poly(3-pentylthiophene)), 3-부틸싸이오펜 중합체(poly3-(butylthiophene)), 벤조다이싸이오펜(benzo[1,2-b:4,5-b']dithiophene) 중합체, PBDT2FBT-2EHO(poly(4,8-bis(2-ethylhexyloxy)benzo[1,2-b:4,5-b']di thiophene-alt-4,7-bis(4-(2-ethylhexyl)-2-thienyl)-5,6-difluoro-2,1,3-benzothiadiazole), 및 PDPP3T(poly(diketopyrrolopyrrole-terthiophene)) 중에서 선택된 1종 이상인 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로
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제1항에 있어서,상기 제1 유전체 층 내지 제6 유전체 층이 각각 독립적으로, 페릴렌(perylene), 폴리디메틸실록세인(polydimethylsiloxane, PDMS), Cytop(CTL-809M, Asahi Glass), PMMA(poly(methyl methacrylate)), PVP (poly(vinyl pyrrolidone)), PI(polyimide) 및 산화알루미늄(Al2O3) 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 삼차원 적층구조의 듀얼 게이트 박막 트랜지스터 논리회로
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제1항에 있어서,상기
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제1항에 따른 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로를 단수 또는 복수개 포함하는 디지털 회로이고,상기 디지털 회로는 NOT, AND, OR, NOR, XOR 및 NXOR로 이루어진 군에서 선택된 어느 하나인 디지털 회로
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