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1
입력 신호에 따라 디코딩 신호를 출력하는 디코더;상기 디코딩 신호에 대응하는 하나 또는 둘 이상의 자기 소자를 선택하는 저장부; 및상기 저장부에서 선택된 자기 소자의 프로그램 상태에 대응하는 신호를 출력하거나 상기 선택된 자기 소자를 프로그램할 신호를 입력받는 신호 입출력부;를 포함하는 LUT
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2
청구항 1에 있어서, 제 1 시간 동안 상기 디코딩 신호에 따라 선택된 자기 소자의 프로그램 상태에 대응하는 신호를 출력하고, 상기 제 1 시간 경과 후 상기 저장부와 상기 신호 입출력부를 통해 전원단에서 접지단으로 흐르는 전류 경로를 차단하도록 상기 신호 입출력부를 제어하는 신호 입출력 제어부를 더 포함하는 LUT
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| 3 |
3
청구항 2에 있어서, 상기 신호 입출력 제어부는 상기 제 1 시간 경과 후 상기 제 1 시간 동안 상기 신호 입출력부에서 출력된 신호가 유지되도록 상기 신호 입출력부를 제어하는 LUT
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4
청구항 1에 있어서, 상기 저장부는 제 1 단과 제 2 단 사이에 연결되며 다수의 자기 소자를 포함하며 상기 디코딩 신호를 반전한 신호에 따라 대응하는 자기 소자를 선택하는 제 1 저장부; 및제 3 단과 제 4 단 사이에 연결되며 다수의 자기 소자를 포함하며 상기 디코딩 신호에 따라 대응하는 자기 소자를 선택하는 제 2 저장부를 포함하는 LUT
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5
청구항 4에 있어서, 상기 제 1 단에 전원단이 연결되고 상기 제 4 단에 접지단이 연결되며 상기 제 2 단과 상기 제 3 단 사이에 상기 신호 입출력부가 연결되는 LUT
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| 6 |
6
청구항 5에 있어서, 상기 신호 입출력부는 상기 제 2단과 상기 제 3단 사이에서 직렬 연결되는 제 1 PMOS 트랜지스터와 제 1 NMOS 트랜지스터를 포함하되, 상기 제 1 PMOS 트랜지스터와 제 1 NMOS 트랜지스터의 공통 드레인이 제 1 노드에 연결되어 상기 제 1 노드를 통해 신호가 입출력되는 LUT
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7
청구항 6에 있어서, 제 1 시간 동안 상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 모두 턴온되고, 상기 제 1 시간 경과 후 상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터 중 적어도 하나는 턴오프되도록 상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터의 게이트를 제어하는 신호 입출력 제어부를 더 포함하는 LUT
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8
청구항 7에 있어서, 상기 신호 입출력 제어부는 상기 제 1 시간 경과 후 상기 제 1 시간 동안 상기 신호 입출력부에서 출력된 출력 신호가 유지되도록 상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터의 게이트를 제어하는 LUT
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9
청구항 8에 있어서, 상기 신호 입출력 제어부는 제 1 클록 신호와 상기 출력 신호를 노어 연산하여 상기 제 1 PMOS 트랜지스터의 게이트를 제어하는 노어 게이트와 상기 제 1 클록 신호와 위상이 반대인 제 2 클록 신호와 상기 출력 신호를 낸드 연산하여 상기 제 1 NMOS 트랜지스터의 게이트를 제어하는 낸드 게이트를 포함하는 LUT
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10
청구항 9에 있어서, 상기 신호 입출력 제어부는 클록 신호와 쓰기 활성화 신호를 오어 연산하여 상기 제 1 클록 신호를 출력하는 오어 게이트와 상기 클록 신호와 상기 쓰기 활성화 신호를 노어 연산하여 상기 제 2 클록 신호를 출력하는 노어 게이트를 더 포함하는 LUT
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11
청구항 6에 있어서, 상기 신호 입출력부는 쓰기 동작 시 턴온되며 상기 제 1 PMOS 트랜지스터와 병렬 연결되는 제 2 NMOS 트랜지스터와 쓰기 동작 시 턴온되며 상기 제 1 NMOS 트랜지스터와 병렬 연결되는 제 2 PMOS 트랜지스터를 더 포함하는 LUT
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12
청구항 6에 있어서, 쓰기 동작 시 상기 제 1 노드에 제 1 쓰기 신호를 제공하는 스위치, 상기 제 1 단에 제 2 쓰기 신호를 제공하는 스위치, 및 상기 제 4 단에 제 3 쓰기 신호를 제공하는 스위치를 더 포함하는 LUT
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13
제 1 시간 동안 입력 신호에 대응하는 자기 소자의 프로그램 상태에 따라 신호를 출력하는 다수의 제 2 LUT; 및 제 2 시간 동안 입력 신호에 대응하는 자기 소자의 프로그램 상태에 따라 신호를 출력하는 다수의 제 3 LUT를 포함하는 FPGA
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14
청구항 13에 있어서, 상기 제 2 LUT는 상기 제 1 시간 경과 후 상기 제 1 시간 동안 출력된 신호를 유지하고 상기 제 3 LUT는 상기 제 2 시간 경과 후 상기 제 2 시간 동안 출력된 신호를 유지하는 FPGA
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15
청구항 13에 있어서, 상기 제 2 LUT는입력 신호에 따라 디코딩 신호를 출력하는 디코더;상기 디코딩 신호에 대응하는 하나 또는 둘 이상의 자기 소자를 선택하는 저장부;상기 저장부에서 선택된 자기 소자의 프로그램 상태에 대응하는 신호를 출력하거나 상기 선택된 자기 소자를 프로그램할 신호를 입력받는 신호 입출력부; 및상기 제 1 시간 동안 상기 디코딩 신호에 따라 선택된 자기 소자의 프로그램 상태에 대응하는 신호를 출력하고, 상기 제 1 시간 경과 후 상기 저장부와 상기 신호 입출력부를 통해 전원단에서 접지단으로 흐르는 전류 경로를 차단하도록 상기 신호 입출력부를 제어하는 신호 입출력 제어부를 포함하는 FPGA
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16
청구항 15에 있어서, 상기 저장부는 제 1 단과 제 2 단 사이에 연결되며 다수의 자기 소자를 포함하며 상기 디코딩 신호를 반전한 신호에 따라 대응하는 자기 소자를 선택하는 제 1 저장부; 및제 3 단과 제 4 단 사이에 연결되며 다수의 자기 소자를 포함하며 상기 디코딩 신호에 따라 대응하는 자기 소자를 선택하는 제 2 저장부를 포함하고,상기 신호 입출력부는 상기 제 2단과 상기 제 3단 사이에서 직렬 연결되는 제 1 PMOS 트랜지스터와 제 1 NMOS 트랜지스터를 포함하되, 상기 제 1 PMOS 트랜지스터와 제 1 NMOS 트랜지스터의 공통 드레인이 제 1 노드에 연결되어 상기 제 1 노드를 통해 신호가 입출력되고,상기 신호 입출력 제어부는 상기 제 1 시간 동안 상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 모두 턴온되고, 상기 제 1 시간 경과 후 상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터 중 적어도 하나는 턴오프되도록 상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터의 게이트를 제어하는 FPGA
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17
청구항 13에 있어서, 상기 제 3 LUT는입력 신호에 따라 디코딩 신호를 출력하는 디코더;상기 디코딩 신호에 대응하는 하나 또는 둘 이상의 자기 소자를 선택하는 저장부;상기 저장부에서 선택된 자기 소자의 프로그램 상태에 대응하는 신호를 출력하거나 상기 선택된 자기 소자를 프로그램할 신호를 입력받는 신호 입출력부; 및상기 제 2 시간 동안 상기 디코딩 신호에 따라 선택된 자기 소자의 프로그램 상태에 대응하는 신호를 출력하고, 상기 제 2 시간 경과 후 상기 저장부와 상기 신호 입출력부를 통해 전원단에서 접지단으로 흐르는 전류 경로를 차단하도록 상기 신호 입출력부를 제어하는 신호 입출력 제어부를 포함하는 FPGA
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18
청구항 17에 있어서, 상기 저장부는 제 1 단과 제 2 단 사이에 연결되며 다수의 자기 소자를 포함하며 상기 디코딩 신호를 반전한 신호에 따라 대응하는 자기 소자를 선택하는 제 1 저장부; 및제 3 단과 제 4 단 사이에 연결되며 다수의 자기 소자를 포함하며 상기 디코딩 신호에 따라 대응하는 자기 소자를 선택하는 제 2 저장부를 포함하고,상기 신호 입출력부는 상기 제 2단과 상기 제 3단 사이에서 직렬 연결되는 제 1 PMOS 트랜지스터와 제 1 NMOS 트랜지스터를 포함하되, 상기 제 1 PMOS 트랜지스터와 제 1 NMOS 트랜지스터의 공통 드레인이 제 1 노드에 연결되어 상기 제 1 노드를 통해 신호가 입출력되고,상기 신호 입출력 제어부는 상기 제 2 시간 동안 상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 모두 턴온되고, 상기 제 2 시간 경과 후 상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터 중 적어도 하나는 턴오프되도록 상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터의 게이트를 제어하는 FPGA
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19
청구항 13에 있어서, 상기 제 1 시간은 클록 신호가 하이 레벨인 구간에 대응하고 상기 제 2 시간은 상기 클록 신호가 로우 레벨인 구간에 대응하는 FPGA
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20
입력된 게이트 레벨 넷리스트를 AIG(And-Inverter Graph)로 변환하는 단계;AIG의 노드들을 순차적으로 선택하면서 선택된 매 노드에 대응하는 하나 또는 둘 이상의 컷들을 포함하는 컷 집합을 생성하고 상기 컷 집합에 포함된 컷들을 일정한 기준에 따라 정렬하여 어느 한 컷을 선택하는 단계; 및상기 매 노드에 대해서 선택된 컷들을 포함하는 LUT 넷리스트를 출력하는 단계를 포함하되,상기 일정한 기준은 컷에 연결된 하위 컷들의 레벨 수의 최대 차이를 제 1 기준으로 하는 FPGA의 기술 맵핑 방법
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21
청구항 20에 있어서, 상기 일정한 기준은 상기 제 1 기준이 동일한 경우 컷에 대응하는 지연량을 제 2 기준으로 적용하고, 상기 제 2 기준이 동일한 경우 상기 컷이 차지하는 면적을 제 3 기준으로 적용하는 FPGA의 기술 맵핑 방법
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