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제1 도전형 드리프트 영역,상기 제1 도전형 드리프트 영역의 상면에 형성된 제2 도전형 웰,상기 제2 도전형 웰에 형성된 제1 도전형 에미터 및 제2 도전형 에미터 영역, 및상기 제1 도전형 상부에 형성되며, 인접한 제2 도전형 웰 사이에 위치하는 게이트 전극으로 구성된 액티브 영역; 및 상기 제1 도전형 드리프트 영역의 상면에 형성된 복수의 필드링으로 구성된 엣지 종단 영역을 포함하되,상기 복수의 필드링간의 간격은 5 내지 15 um이며 상기 복수의 필드링의 폭은 3 내지 8um인 전력 반도체
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청구항 1에 있어서, 상기 복수의 필드링의 개수는 23인 전력 반도체
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청구항 1에 있어서, 상기 복수의 필드링 간격은 13um인 전력 반도체
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청구항 1에 있어서, 상기 복수의 필드링의 폭은 5um인 전력 반도체
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청구항 1에 있어서, 상기 전력 반도체는 NPT(Non-punch through) planar gate 절연게이트 바이폴라 트랜지스터(IGBT), trench gate IGBT 및 전력용 MOSFET 중 어느 하나인 전력 반도체
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