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집적회로 상에서 클럭 신호를 생성하고 분배하는 클럭분배기에 있어서,복수 개의 클럭 신호를 생성하는 복수 개의 칩;상기 복수 개의 칩에 전압을 인가하기 위한 전압 소스; 및상기 복수 개의 칩에서 생성되는 복수 개의 클럭 신호들간의 스큐(skew) 현상을 저감시키기 위한 스큐억제부;를 포함하되,상기 스큐억제부는 상기 복수 개의 칩 사이를 서로 연결하는 클럭 버스 라인인 것을 특징으로 하고,상기 복수 개의 칩 각각은, 클럭 신호를 생성하기 위한 복수 개의 반전 증폭기의 프랙탈 구조(fractal structure)로 구성되는 링 오실레이터(ring-oscillator) 발진기를 구비하고, 상기 프랙탈 구조는 전체로서 삼각형 형상을 형성하고, 반도체 칩상에 서로 120°의 위상차를 갖도록 세 개의 노드를 포함하여 이루어진 환상발진기 형태의 구조를 기본 단위(unit)로 하며,상기 기본 단위의 상기 세 개의 노드는 제 1 내지 제 3 반전 증폭기에 의해 삼각형 형태를 형성하고, 상기 클럭 버스 라인은, 상기 복수 개의 칩 중 어느 하나인 제1 칩에 포함된 제1 링 오실레이터 상의 제1 노드와, 상기 복수 개의 칩 중 다른 하나인 제2 칩에 포함된 제2 링 오실레이터 상의 제2 노드를 연결하는 제1 클럭 버스 라인;상기 제1 링 오실레이터 상의 제3 노드와, 상기 제2 링 오실레이터 상의 제4 노드를 연결하는 제2 클럭 버스 라인; 및상기 제1 링 오실레이터 상의 제5 노드와, 상기 제2 링 오실레이터 상의 제6 노드를 연결하는 제3 클럭 버스 라인; 을 포함하고,상기 제1 노드, 제3 노드 및 제5 노드는 상기 제1 링 오실레이터의 프랙탈 구조가 형성하는 삼각형 형태의 세 꼭지점에 각각 대응하고,상기 제2 노드, 제4 노드 및 제6 노드는 상기 제2 링 오실레이터의 프랙탈 구조가 형성하는 삼각형 형태의 세 꼭지점에 각각 대응하고,상기 제1 노드 및 상기 제2 노드는 서로 동위상 노드이고,상기 제3 노드 및 상기 제4 노드는 서로 동위상 노드이고,상기 제5 노드 및 상기 제6 노드는 서로 동위상 노드인, 클럭분배기
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제 1 항에 있어서,상기 세 개의 노드는,상기 제 1 반전 증폭기의 입력단과 상기 제 3 반전 증폭기의 출력단이 연결되어 형성하는 제 1 노드,상기 제 2 반전 증폭기의 입력단과 상기 제 1 반전 증폭기의 출력단이 연결되어 형성하는 제 2 노드, 및상기 제 3 반전 증폭기의 입력단과 상기 제 2 반전 증폭기의 출력단이 연결되어 형성하는 제 3 노드로 구성되는,클럭분배기
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제 1항에 있어서,상기 프랙탈 구조는,세 개의 노드가 삼각형 형태로 형성되는 복수 개의 기본 단위가 2차원 또는 3차원으로 반복적으로 연결되는 것을 특징으로 하는,클럭분배기
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제 1 항에 있어서,상기 프랙탈 구조를 형성하는 링오실레이터는 각각 30개의 반전 증폭기로 구성되는 것을 특징으로 하는,클럭분배기
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제 1 항에 있어서,상기 복수 개의 칩은 적어도 세 개의 클럭 버스 라인에 의해서 서로 연결되는 것을 특징으로 하는,클럭분배기
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제 1 항에 있어서,상기 링오실레이터는 CMOS(Complementary metal-oxide-semiconductor)로 레이아웃 되는 것을 특징으로 하는,클럭분배기
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제 1 항에 있어서,상기 링오실레이터의 구조는 홀수 개의 반전 증폭기가 직렬로 연결된 형태인 것을 특징으로 하는,클럭분배기
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