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송신 모드에서 송신 신호에 응답해 전송 라인을 풀업 구동하고, 수신 모드에서 상기 전송 라인의 전압 레벨에 따라 온/오프되는 제1NMOS 트랜지스터; 및상기 송신 모드에서 상기 송신 신호에 응답해 상기 전송 라인을 풀다운 구동하고, 상기 수신 모드에서 상기 전송 라인의 전압 레벨에 따라 온/오프되는 제1PMOS 트랜지스터를 포함하는 송수신 회로
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제 1항에 있어서,상기 송신 모드에서 상기 제1NMOS 트랜지스터의 게이트와 상기 제1PMOS 트랜지스터의 게이트에는 상기 송신 신호가 전달되고,상기 수신 모드에서 상기 제1NMOS 트랜지스터의 게이트에는 제1바이어스 전압이 인가되고, 상기 제1PMOS 트랜지스터의 게이트에는 제2바이어스 전압이 인가되는송수신 회로
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제 2항에 있어서,상기 제1NMOS 트랜지스터의 드레인단과 풀업 전압단 사이에 연결되는 제1저항; 및상기 제1PMOS 트랜지스터의 드레인단과 풀다운 전압단 사이에 연결되는 제2저항을 더 포함하고,상기 제1저항과 상기 제2저항은 상기 송신 모드에서 바이패스되는송수신 회로
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제 3항에 있어서,상기 제1NMOS 트랜지스터의 드레인단의 전압에 응답해 예비 수신 신호를 풀업 구동하는 제2PMOS 트랜지스터; 및상기 제1PMOS 트랜지스터의 드레인단의 전압에 응답해 상기 예비 수신 신호를 풀다운 구동하는 제2NMOS 트랜지스터를 더 포함하는 송수신 회로
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제 4항에 있어서,상기 예비 수신 신호를 반전해 수신 신호로 출력하기 위한 인버터를 더 포함하는 송수신 회로
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제 4항에 있어서,상기 수신 모드에서 상기 전송 라인의 전압 레벨이 높아지면 상기 제1PMOS 트랜지스터가 턴온되고, 상기 전송 라인의 전압 레벨이 낮아지면 상기 제1NMOS 트랜지스터가 턴온되는송수신 회로
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풀업 전압단과 제1노드 사이에 연결되는 제1저항;게이트에 제1바이어스 전압이 인가되고, 상기 제1노드에 드레인이 전송 라인에 소스가 연결되는 제1NMOS 트랜지스터;게이트에 제2바이어스 전압이 인가되고, 제2노드에 드레인이 전송 라인에 소스가 연결되는 제1PMOS 트랜지스터; 및풀다운 전압단과 상기 제2노드 사이에 연결되는 제2저항을 포함하는 수신 회로
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제 7항에 있어서,상기 제1노드의 전압에 응답해 예비 수신 신호를 풀업 구동하는 제2PMOS 트랜지스터; 및상기 제2노드의 전압에 응답해 상기 예비 수신 신호를 풀다운 구동하는 제2NMOS 트랜지스터를 더 포함하는 수신 회로
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제 8항에 있어서,상기 예비 수신 신호를 반전해 수신 신호로 출력하기 위한 인버터를 더 포함하는 수신 회로
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제 7항에 있어서,상기 전송 라인으로 하이 신호가 수신되는 경우에, 상기 제1PMOS 트랜지스터는 턴온되고 상기 제1NMOS 트랜지스터는 오프되고,상기 전송 라인으로 로우 신호가 수신되는 경우에, 상기 제1NMOS 트랜지스터는 턴온되고 상기 제1PMOS 트랜지스터는 오프되는수신 회로
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풀업 전압단과 제1노드 사이에 연결되고, 송신 모드에서는 바이패스되는 저항;상기 송신 모드에서는 송신 신호를 게이트에 인가받고, 수신 모드에서는 제1바이어스 전압을 게이트에 인가받으며, 드레인이 상기 제1노드에 소스가 전송 라인에 연결된 제1NMOS 트랜지스터;상기 송신 모드에서는 턴온 상태를 유지하고, 상기 수신 모드에서는 상기 전송 라인의 전압을 게이트에 인가받으며, 드레인이 상기 전송 라인에 소스가 제2노드에 연결된 제2NMOS 트랜지스터; 및상기 송신 모드에서는 상기 송신 신호를 반전한 신호를 게이트에 인가받고, 수신 모드에서는 제2바이어스 전압을 게이트에 인가받으며, 드레인이 상기 제2노드에 소스가 풀다운 전압단에 연결된 제3NMOS 트랜지스터를 포함하는 송수신 회로
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제 11항에 있어서,상기 수신 모드에서 상기 전송 라인으로 하이 신호가 수신되는 경우에, 상기 제1NMOS 트랜지스터는 오프되고, 상기 제2NMOS 트랜지스터는 턴온되고
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제 12항에 있어서,상기 예비 수신 노드로 전류를 공급하는 전류원;상기 제1노드의 전압에 응답해 상기 예비 수신 노드로부터 전류를 싱킹하는 제4NMOS 트랜지스터; 및상기 예비 수신 노드의 신호를 반전해 수신 신호로 출력하기 위한 인버터를 더 포함하는 송수신 회로
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풀업 전압단과 제1노드 사이에 연결되는 저항;제1바이어스 전압을 게이트에 인가받으며, 드레인이 상기 제1노드에 소스가 전송 라인에 연결된 제1NMOS 트랜지스터; 및상기 전송 라인의 전압을 게이트에 인가받고, 상기 전송 라인의 전압에 응답해 상기 전송 라인을 풀다운 구동하는 제2NMOS 트랜지스터를 포함하는 수신 회로
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제 14항에 있어서,제2바이어스 전압의 제어에 따라 상기 제2NMOS 트랜지스터가 싱킹하는 전류량을 제어하기 위한 제3NMOS 트랜지스터를 더 포함하는 수신 회로
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제 14항에 있어서,상기 예비 수신 노드로 전류를 공급하는 전류원;상기 제1노드의 전압에 응답해 상기 예비 수신 노드로부터 전류를 싱킹하는 제4NMOS 트랜지스터; 및상기 예비 수신 노드의 신호를 반전해 수신 신호로 출력하기 위한 인버터를 더 포함하는 수신 회로
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17
제 14항에 있어서,상기 전송 라인으로 하이 신호가 수신되는 경우에, 상기 제1NMOS 트랜지스터는 오프되고 상기 제2NMOS 트랜지스터는 턴온되고
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