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1
선택 신호가 활성화되는 경우 제 1 입력 신호를 지연하여 제 1 출력 신호로 출력하는 제 1 경로;상기 선택 신호가 활성화되는 경우 제 2 입력 신호를 지연하여 제 2 출력 신호로 출력하는 제 2 경로; 및상기 선택 신호가 비활성화되는 경우 상기 제 1 입력 신호를 지연하여 상기 제 2 출력 신호로 출력하는 제 3 경로를 포함하는 단위 지연 회로
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2
청구항 1에 있어서, 상기 제 1 경로는 상기 제 1 입력 신호와 상기 선택 신호를 연산하여 상기 제 1 출력 신호를 출력하는 제 1 게이트를 포함하고, 상기 제 3 경로는 상기 제 1 입력 신호와 상기 선택 신호를 연산하여 트리거 신호를 출력하는 제 2 게이트를 포함하고, 상기 제 2 경로는 상기 트리거 신호와 상기 제 2 입력 신호를 연산하여 상기 제 2 출력 신호를 출력하는 제 3 게이트를 포함하는 단위 지연 회로
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3
청구항 1에 있어서, 상기 제 1 경로는 상기 제 1 입력 신호를 반전하는 인버터와 상기 인버터의 출력과 상기 선택 신호를 노어 연산하여 상기 제 1 출력 신호를 출력하는 노어 게이트를 포함하고, 상기 제 3 경로는 상기 제 1 입력 신호와 상기 선택 신호를 낸드 연산하여 반전 트리거 신호를 출력하는 낸드 게이트를 포함하고, 상기 제 2 경로는 상기 제 2 입력 신호를 반전하는 인버터와 상기 인버터의 출력과 상기 반전 트리거 신호를 낸드 연산하여 상기 제 2 출력 신호를 출력하는 낸드 게이트를 포함하는 단위 지연 회로
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4
선택 코드에 대응하는 지연량만큼 입력 신호를 지연하여 출력 신호를 제공하는 지연 회로;입력 코드에 따라 상기 선택 코드를 결정하는 제 1 제어부; 및 상기 지연 회로 내에서 상기 입력 신호의 펄스가 통과하는 상태에 따라 상기 선택 코드를 갱신할 시점을 제어하는 제 2 제어부를 포함하되,상기 지연 회로는 상기 선택 코드의 대응하는 비트를 선택 신호로 입력받아 제 1 경로 및 제 2 경로 또는 제 3 경로를 설정하는 단위 지연 회로를 다수 개 포함하는 디지털 제어 지연 라인
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5
청구항 4에 있어서, 상기 다수의 단위 지연 회로 각각은상기 선택 신호가 활성화되는 경우 제 1 입력 신호를 지연하여 제 1 출력 신호로 출력하는 제 1 경로;상기 선택 신호가 활성화되는 경우 제 2 입력 신호를 지연하여 제 2 출력 신호로 출력하는 제 2 경로; 및상기 선택 신호가 비활성화되는 경우 상기 제 1 입력 신호를 지연하여 상기 제 2 출력 신호로 출력하는 제 3 경로를 포함하는 디지털 제어 지연 라인
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6
청구항 5에 있어서, 상기 제 1 경로는 상기 제 1 입력 신호와 상기 선택 신호를 연산하여 상기 제 1 출력 신호를 출력하는 제 1 게이트를 포함하고, 상기 제 3 경로는 상기 제 1 입력 신호와 상기 선택 신호를 연산하여 트리거 신호를 출력하는 제 2 게이트를 포함하고, 상기 제 2 경로는 상기 트리거 신호와 상기 제 2 입력 신호를 연산하여 상기 제 2 출력 신호를 출력하는 제 3 게이트를 포함하는 디지털 제어 지연 라인
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7
청구항 5에 있어서, 상기 제 1 경로는 상기 제 1 입력 신호를 반전하는 인버터와 상기 인버터의 출력과 상기 선택 신호를 노어 연산하여 상기 제 1 출력 신호를 출력하는 노어 게이트를 포함하고, 상기 제 3 경로는 상기 제 1 입력 신호와 상기 선택 신호를 낸드 연산하여 트리거 신호를 반전한 반전 트리거 신호를 출력하는 낸드 게이트를 포함하고, 상기 제 2 경로는 상기 제 2 입력 신호를 반전하는 인버터와 상기 인버터의 출력과 상기 반전 트리거 신호를 낸드 연산하여 상기 제 2 출력 신호를 출력하는 낸드 게이트를 포함하는 디지털 제어 지연 라인
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8
청구항 5에 있어서, 상기 다수의 단위 지연 회로 중 인접한 두 단위 지연 회로에서 어느 한 단위 지연 회로의 제 1 출력 신호는 다른 단위 지연 회로의 제 1 입력 신호로 제공되고, 상기 다른 단위 지연 회로의 제 2 출력 신호는 상기 어느 한 단위 지연 회로의 제 2 입력 신호로 제공되는 디지털 제어 지연 라인
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9
청구항 4에 있어서, 상기 다수의 단위 지연 회로 각각은 상기 제 3 경로 상에 상기 펄스가 존재하는지 표시하는 트리거 신호를 출력하는 디지털 제어 지연 라인
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10
청구항 4에 있어서, 상기 제 2 제어부는 상기 다수의 단위 지연 회로 모두에서 상기 제 3 경로를 통해 상기 펄스가 통과하지 않는 경우에 상기 선택 코드를 갱신하도록 상기 제 1 제어부를 제어하는 디지털 제어 지연 라인
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11
청구항 4에 있어서, 상기 제 1 제어부는 상기 입력 코드가 상기 선택 코드를 생성하는데 사용한 기존 코드보다 임계점이상으로 감소한 값이면 상기 입력 코드와 상기 기존 코드의 사이에 존재하는 제 1 코드를 사용하여 상기 선택 코드를 생성하는 디지털 제어 지연 라인
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12
청구항 5에 있어서, 상기 제 1 제어부는 상기 입력 코드가 상기 제 1 코드보다 임계점 이상으로 감소한 값인 경우 상기 입력 코드와 상기 제 1 코드 사이에 존재하는 제 2 코드를 사용하여 상기 선택 코드를 생성하는 디지털 제어 지연 라인
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13
청구항 11에 있어서, 상기 제 1 제어부는 상기 입력 코드가 상기 선택 코드를 생성하는데 사용한 기존 코드보다 임계점이상으로 감소한 값이 아니면 상기 입력 코드를 이용하여 상기 선택 코드를 생성하는 디지털 제어 지연 라인
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청구항 11에 있어서, 상기 지연 회로에 입력되는 입력 신호의 주기를 T, 상기 입력 신호의 듀티비를 R (0 003c# R 003c# 1), 상기 단위 지연 회로의 지연량을 Td라고 할 때, 상기 임계점은 (1-R)T/Td에 대응하는 값인 디지털 제어 지연 라인
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청구항 11에 있어서, 상기 제 1 제어부는 상기 입력 코드와 상기 기존 코드를 이용하여 출력 코드를 결정하는 입력 제어부 및 상기 출력 코드를 상기 선택 코드로 변환하는 코드 변환부를 포함하는 디지털 제어 지연 라인
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청구항 14에 있어서, 상기 입력 코드는 이진 신호이고 상기 코드 변환부는 이진 코드를 원핫 코드로 변환하는 디지털 제어 지연 라인
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