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직렬 데이터(Serial data)를 제 1 데이터 그룹과 제 2 데이터 그룹 중 어느 하나에 포함되는 멀티-비트 송신 데이터로 인코딩하는 펄스 진폭 변조 인코더;상기 제 1 데이터 그룹에 포함되는 제 1 멀티-비트 송신 데이터를 제 1 전압 스윙 폭을 갖는 제 1 차동 신호로 변환하는 제 1 드라이버;상기 제 2 데이터 그룹에 포함되는 제 2 멀티-비트 송신 데이터를 상기 제 1 전압 스윙 폭보다 좁은 제 2 전압 스윙 폭을 갖는 제 2 차동 신호로 변환하는 제 2 드라이버;상기 제 2 차동 신호를 생성하기 위한 제 1 로우 스윙 전압을 상기 제 2 드라이버에 제공하는 제 1 전압 레귤레이터;상기 제 1 로우 스윙 전압보다 낮은 제 2 로우 스윙 전압을 상기 제 2 드라이버에 제공하는 제 2 전압 레귤레이터; 그리고상기 제 2 드라이버의 비활성화에 따라 상기 제 1 전압 레귤레이터와 상기 제 2 전압 레귤레이터 사이에 전류 경로를 제공하는 정전류 부하 스위치를 포함하는 펄스 진폭 변조 송신기
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제 1 항에 있어서,상기 펄스 진폭 변조 인코더는 상기 멀티-비트 송신 데이터의 논리값에 따라 상기 제 1 드라이버와 상기 제 2 드라이버 중에 어느 하나를 활성화하는 펄스 진폭 변조 송신기
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제 1 항에 있어서,상기 펄스 진폭 변조 인코더는 PAM4 신호 방식에 따라 2-비트 단위의 상기 멀티-비트 송신 데이터를 생성하며, 상기 제 1 드라이버는 '00' 및 '10'의 논리값을 갖는 상기 제 1 멀티-비트 송신 데이터에 응답하여 상기 제 1 차동 신호를 출력하고, 상기 제 2 드라이버는 '01' 및 '11'의 논리값을 갖는 상기 제 2 멀티-비트 송신 데이터에 응답하여 제 2 차동 신호를 출력하는 펄스 진폭 변조 송신기
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제 3 항에 있어서,상기 제 1 드라이버는:상기 제 1 멀티-비트 송신 데이터가 논리 '10'일 때, 상기 제 1 로우 스윙 전압보다 높은 송신 전원 전압을 제 1 차동 출력단으로 전달하는 제 1 트랜지스터;상기 제 1 멀티-비트 송신 데이터가 논리 '10'일 때, 접지 전압을 제 2 차동 출력단으로 전달하는 제 2 트랜지스터;상기 제 1 멀티-비트 송신 데이터가 논리 '00'일 때, 상기 송신 전원 전압을 상기 제 2 차동 출력단으로 전달하는 제 3 트랜지스터; 그리고상기 제 1 멀티-비트 송신 데이터가 논리 '00'일 때, 상기 접지 전압을 상기 제 1 차동 출력단으로 전달하는 제 4 트랜지스터를 포함하는 펄스 진폭 변조 송신기
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제 4 항에 있어서,상기 제 2 드라이버는:상기 제 2 멀티-비트 송신 데이터가 논리 '11'일 때, 상기 제 1 스윙 전압을 상기 제 1 차동 출력단으로 전달하는 제 5 트랜지스터;상기 제 2 멀티-비트 송신 데이터가 논리 '11'일, 때 상기 제 2 스윙 전압을 상기 제 2 차동 출력단으로 전달하는 제 6 트랜지스터;상기 제 2 멀티-비트 송신 데이터가 논리 '01'일 때, 상기 제 2 스윙 전압을 상기 제 1 차동 출력단으로 전달하는 제 7 트랜지스터; 그리고상기 제 2 멀티-비트 송신 데이터가 논리 '01'일 때, 상기 제 1 스윙 전압을 상기 제 2 차동 출력단으로 전달하는 제 8 트랜지스터를 포함하는 펄스 진폭 변조 송신기
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차동 신호로 제공되는 제 1 입력 신호와 제 2 입력 신호를 수신하는 펄스 진폭 변조 수신기에 있어서:상기 제 1 입력 신호와 상기 제 2 입력 신호의 레벨을 조정하여 제 1 수신 신호 및 제 2 수신 신호로 생성하는 제 1 스위치드 커패시터 서머;상기 제 1 입력 신호와 상기 제 2 입력 신호의 레벨에 오프셋을 적용하여 제 3 수신 신호 및 제 4 수신 신호로 생성하는 제 2 스위치드 커패시터 서머;상기 제 1 수신 신호 및 상기 제 2 수신 신호의 레벨을 이용하여 수신 데이터의 최상위 비트(MSB)를 결정하는 제 1 비교기;상기 제 2 수신 신호 및 상기 제 3 수신 신호의 레벨을 이용하여 상기 수신 데이터의 제 1 최하위 비트를 결정하는 제 2 비교기; 그리고상기 제 1 수신 신호 및 상기 제 4 수신 신호의 레벨을 이용하여 상기 수신 데이터의 제 2 최하위 비트를 결정하는 제 3 비교기를 포함하되, 상기 수신 데이터의 최하위 비트(LSB)는 상기 최상위 비트(MSB)의 논리값에 따라 상기 제 1 최하위 비트와 상기 제 2 최하위 비트 중 어느 하나가 선택되는 펄스 진폭 변조 수신기
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제 6 항에 있어서,상기 제 3 수신 신호는 상기 제 1 수신 신호에 상기 오프셋이 가산된 신호 레벨을 가지며, 상기 제 4 수신 신호는 상기 제 2 수신 신호에 상기 오프셋이 가산된 신호 레벨을 가지는 펄스 전폭 변조 수신기
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제 6 항에 있어서,상기 제 1 비교기는, 상기 제 1 수신 신호의 레벨이 제 1 기준 전압보다 높거나 상기 제 2 수신 신호의 레벨이 상기 제 1 기준 전압보다 낮으면, 상기 최상위 비트(MSB)를 논리 '1'로 결정하는 펄스 전폭 변조 수신기
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제 8 항에 있어서, 상기 제 2 비교기는, 상기 제 2 수신 신호의 레벨이 제 2 기준 전압보다 높거나 상기 제 3 수신 신호의 레벨이 상기 제 2 기준 전압보다 낮으면, 상기 제 1 최하위 비트를 논리 '0'으로 결정하되, 상기 제 2 기준 전압은 상기 제 1 기준 전압보다 높은 펄스 전폭 변조 수신기
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제 9 항에 있어서, 상기 제 3 비교기는, 상기 제 4 수신 신호의 레벨이 제 2 기준 전압보다 높거나 상기 제 1 수신 신호의 레벨이 상기 제 2 기준 전압보다 낮으면, 상기 제 2 최하위 비트(LSB2)를 논리 '1'로 결정하는 펄스 전폭 변조 수신기
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