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기판 상에 형성된 사이리스터 구조를 가지는 메모리 셀;상기 메모리 셀을 중심으로 제1 방향으로 신장된 애노드 전극 라인; 및상기 메모리 셀을 중심으로 상기 제1 방향에 수직인 제2 방향으로 신장된 캐소드 전극 라인을 포함하고,상기 메모리 셀은상기 기판 상에 형성된 제1 p형 반도체층;상기 제1 p형 반도체층 상에 형성된 제1 n형 반도체층;상기 제1 n형 반도체층 상에 형성된 제2 p형 반도체층; 및상기 제2 p형 반도체층 상에 형성된 제2 n형 반도체층을 포함하며,상기 제1 p형 반도체층의 측면에는 상기 애노드 전극 라인이 접하며, 상기 애노드 전극 라인은 상기 제1 방향으로 이격된 메모리 셀들 사이의 이격공간 상에 형성되고, 표면으로부터 함몰된 기판의 리세스 영역을 충진하는 제1 절연층의 상부에 형성되고, 상기 캐소드 전극 라인은 상기 제2 n형 반도체층의 측면에 접하며, 상기 제1 방향으로는 상기 애노드 전극 라인 상부 및 상기 제2 방향으로는 상기 기판 상에 형성된 제2 절연층 상에 형성되는 것을 특징으로 하는 크로스 포인트 메모리
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제1항에 있어서, 상기 제1 절연층은 상기 제1 방향으로 이격된 상기 메모리 셀들 사이의 이격 공간 내에서 상기 애노드 전극 라인과 함몰된 상기 기판의 표면 사이에 배치되는 것을 특징으로 하는 크로스 포인트 메모리
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제4항에 있어서, 상기 제2 절연층은 상기 제2 방향으로 이격된 상기 메모리 셀들 사이의 이격 공간 내에서 상기 기판과 접하여 형성되고,상기 제1 방향으로 이격된 상기 메모리 셀들 사이의 이격 공간 내에서 상기 애노드 전극 라인 상에 형성되는 것을 특징으로 하는 크로스 포인트 메모리
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제1항에 있어서, 상기 제2 p형 반도체층의 측면은 베이스 유전층을 통해 상기 제1 방향으로 신장된 베이스 제어 라인과 연결되는 것을 특징으로 하는 크로스 포인트 메모리
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기판 상에 형성되고 사이리스터 구조를 가지는 제1 메모리 셀;상기 제1 메모리 셀 상에 동일 프로파일을 가지고 형성된 제2 메모리 셀;상기 제1 메모리 셀을 중심으로 제1 방향으로 신장된 제1 애노드 전극 라인;상기 제1 메모리 셀을 중심으로 상기 제1 방향에 수직인 제2 방향으로 신장된 캐소드 전극 라인; 및상기 제2 메모리 셀을 중심으로 상기 제1 방향으로 신장된 제2 애노드 전극 라인을 포함하고,상기 제1 메모리 셀은 상기 기판 상에 형성된 제1 p형 반도체층;상기 제1 p형 반도체층 상에 형성된 제1 n형 반도체층;상기 제1 n형 반도체층 상에 형성된 제2 p형 반도체층; 및상기 제2 p형 반도체층 상에 형성된 제2 n형 반도체층을 가지고,상기 제2 메모리 셀은상기 제1 메모리 셀과 공유되는 상기 제2 n형 반도체층;상기 제2 n형 반도체층 상에 형성된 제3 p형 반도체층;상기 제3 p형 반도체층 상에 형성된 제3 n형 반도체층; 및상기 제3 n형 반도체층 상에 형성된 제4 p형 반도체층을 포함하며,상기 제1 메모리 셀과 상기 제2 메모리 셀은 상기 제2 n형 반도체층을 공유하고,상기 제1 애노드 전극 라인은 상기 제1 p형 반도체층의 측면과 연결되고,상기 캐소드 전극 라인은 상기 제2 n형 반도체층의 측면과 연결되며,상기 제2 애노드 전극 라인은 상기 제4 p형 반도체층의 측면과 연결되는 것을 특징으로 하는 크로스 포인트 메모리
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제7항에 있어서, 상기 제1 애노드 전극 라인은 상기 제1 방향으로 이격된 제1 메모리 셀들 사이의 이격공간 상에 형성되고, 표면으로부터 함몰된 기판의 리세스 영역을 충진하는 제1 절연층의 상부에 형성되는 것을 특징으로 하는 크로스 포인트 메모리
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제7항에 있어서, 상기 제2 p형 반도체층의 측면은 제1 베이스 유전층을 통해 상기 제1 방향으로 신장된 제1 베이스 제어 라인에 연결되는 것을 특징으로 하는 크로스 포인트 메모리
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제7항에 있어서, 제3 p형 반도체층의 측면은 제2 베이스 유전층을 통해 상기 제1 방향으로 신장된 제2 베이스 제어 라인에 연결되는 것을 특징으로 하는 크로스 포인트 메모리
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기판 상에 제1 방향으로 이격되고, 상기 제1 방향에 수직인 제2 방향으로 이격된 제1 p형 반도체층들을 형성하는 단계;상기 제1 방향으로 이격된 제1 p형 반도체층들의 측면을 서로 연결시키고 상기 제1 방향으로 신장된 애노드 전극 라인을 형성하는 단계; 상기 제1 p형 반도체층들 및 상기 애노드 전극 라인 상에 연속적층 및 선택적 식각을 통해 제1 n형 반도체층들, 제2 p형 반도체층들 및 제2 n형 반도체층들을 형성하는 단계; 및상기 제2 방향으로 이격된 상기 제2 n형 반도체층들의 측면을 전기적으로 연결하고, 상기 제2 방향으로 신장된 캐소드 전극 라인을 형성하는 단계를 포함하는 크로스 포인트 메모리의 제조방법
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제16항에 있어서, 상기 제1 p형 반도체층들을 형성하는 단계는,상기 기판 상에 단일층의 제1 p형 반도체층을 형성하는 단계; 및상기 단일층의 제1 p형 반도체층을 선택적 식각하여, 상기 제1 방향으로 이격된 상기 제1 p형 반도체층들 및 상기 기판의 표면으로부터 함몰된 리세스 영역을 형성하고, 상기 제2 방향으로 상기 기판의 표면 일부를 노출하는 상기 제1 p형 반도체층들을 형성하는 단계를 포함하는 것을 특징으로 하는 크로스 포인트 메모리의 제조방법
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제17항에 있어서, 상기 애노드 전극 라인을 형성하는 단계는,상기 기판 및 상기 제1 p형 반도체층들 상에 제1 절연층을 도포하는 단계;상기 제1 방향으로 이격된 상기 제1 p형 반도체층들 사이의 이격공간을 매립하는 상기 제1 절연층을 식각하여 상기 제1 방향으로 이격된 상기 제1 p형 반도체층의 측면을 노출시키는 단계; 및상기 측면이 노출된 제1 p형 반도체층들을 전기적으로 연결하고, 상기 제1 방향으로 신장된 상기 애노드 전극 라인을 형성하는 단계를 포함하는 것을 특징을 하는 크로스 포인트 메모리의 제조방법
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제17항에 있어서, 상기 캐소드 전극 라인을 형성하는 단계는,상기 제2 n형 반도체층들 상부를 커버하고, 상기 애노드 전극 라인을 차폐하는 제2 절연층을 형성하는 단계;상기 제2 절연층을 선택적으로 식각하여 상기 제2 방향으로 이격된 상기 제2 n형 반도체층들의 측면을 노출시키는 단계; 및상기 선택적으로 식각된 제2 절연층 상에 도전층을 형성하여, 상기 제2 방향으로 신장되고, 상기 제2 n형 반도체층들의 측면을 전기적으로 연결하는 상기 캐소드 전극 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 크로스 포인트 메모리의 제조방법
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제19항에 있어서,상기 선택적으로 식각된 제2 절연층 상에 도전층을 형성하는 단계 이후에,상기 도전층 및 상기 제2 절연층에 대한 제거공정을 통해 상기 제1 방향으로 이격된 상기 제2 n형 반도체층의 표면을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 크로스 포인트 메모리의 제조방법
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