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하드웨어-구현되는 타원곡선 암호화 알고리즘 처리 장치에 있어서,알고리즘 처리 중의 데이터를 저장하기 위한 적어도 하나의 저장부;우측정렬 시프트 (right shift) 방식으로 ax = 1 (mod m)의 관계에 있는 a의 모듈러 역 x (단, x = a-1 (mod m)임)을 연산하는 모듈러 역 연산부; 및상기 알고리즘 처리 과정에서의 모듈러 덧셈을 수행하는 적어도 하나의 모듈러 덧셈 연산부를 포함하고,상기 모듈러 역 연산부는,aR=U (mod m), aS=V (mod m)를 만족하도록 R, S, U, 및 V 각각의 초기 값을 설정하고, 상기 U 및 상기 V의 값을 줄여 나가서 상기 U 및 상기 V 중 어느 하나가 1이 되는 경우에 상기 a의 모듈러 역원인 상기 x를 결정하는 타원곡선 암호화 알고리즘 처리 장치
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제1항에 있어서,상기 모듈러 역 연산부는 상기 R의 초기 값을 0로 주고, 상기 S의 초기 값을 1으로 주고, 상기 U의 초기 값을 -m으로 주고, 상기 V의 초기 값을 a로 줌으로써, 상기 저장부에 상기 U 대신 -U를 저장하고 상기 R 대신 -R을 저장하여 처리하는 타원곡선 암호화 알고리즘 처리 장치
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제3항에 있어서,상기 모듈러 역 연산부는 (-R)+S 연산의 결과가 음수인 경우 상기 m을 더해주는 덧셈기를 상기 -R과 상기 S을 더하는 덧셈기 뒤에 더 포함하는 타원곡선 암호화 알고리즘 처리 장치
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제3항에 있어서,상기 모듈러 역 연산부는 (-U)+V 연산의 결과가 짝수이므로 최하위 비트 중 적어도 하나의 0을 제거하도록, 동일 싸이클에서 오른쪽 정렬(right shift) 하여 (-U)+V의 결과를 상기 저장부에 저장하는 타원곡선 암호화 알고리즘 처리 장치
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제5항에 있어서,상기 모듈러 역 연산부는 (-U)+V 연산의 결과의 최하위 2 비트가 모두 0일 경우, 2-bit 쉬프트 되도록 하여 속도를 더 개선하는 타원곡선 암호화 알고리즘 처리 장치
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제5항에 있어서,상기 모듈러 역 연산부는 쉬프트해야 할 (-R), S, (-R)+S 연산의 결과 중 하나의 최하위 2 비트 중 적어도 1 비트가 0이 아닐 경우, 0, m, -m, 및 2m 중 어느 하나를 더해주어 상기 최하위 2 비트를 0으로 만들고 다시 2-bit 쉬프트 되도록 하여 속도를 더 개선하는 타원곡선 암호화 알고리즘 처리 장치
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