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펄스 방사선 입사에 따라 발생되는 광전류를 전압신호로 출력하기 위한 센서 회로부;상기 전압신호가 전달됨에 따라 복수의 PMOS 소자들을 이용한 래치 회로를 통해 일정시간 동안 검출신호를 유지하다가 초기 상태로 복귀시키기 위한 래치 회로부; 및상기 검출신호를 반전신호로 출력시키기 위한 버퍼 회로부;를 포함하고,상기 PMOS 소자들은, 제1 PMOS, 제2 PMOS, 제3 PMOS 및 제4 PMOS를 포함하여 케스케이드(cascade) 구조의 PMOS 공통소스 다단 증폭기를 형성하는 것인 방사선에 강인한 핵폭발 검출기
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제 1 항에 있어서,상기 센서 회로부는,문턱 전압 레벨을 조정하기 위한 커패시터 및 저항을 포함하는 방사선에 강인한 핵폭발 검출기
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제 1 항에 있어서,상기 센서 회로부는,상기 펄스 방사선 입사에 따라 광전류를 발생시키는 포토 다이오드를 포함하는 방사선에 강인한 핵폭발 검출기
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제 1 항에 있어서,상기 센서 회로부는,상기 광전류를 저항을 통해 전압으로 변환하여 커패시터와 저항으로 구성된 미분회로를 거쳐 전압신호를 출력하는 방사선에 강인한 핵폭발 검출기
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삭제
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제 1 항에 있어서,상기 제1 PMOS의 게이트는, 상기 전압신호가 인가되고,상기 제1 PMOS의 드레인과 상기 제2 PMOS의 게이트는 서로 연결되며,상기 제2 PMOS의 드레인과 상기 제4 PMOS의 게이트는 타이밍 커패시터를 통해 결합되고,상기 제4 PMOS의 드레인은 상기 제3 PMOS의 게이트는 서로 연결되며,상기 제3 PMOS의 드레인은, 상기 제2 PMOS의 드레인과 상기 타이밍 커패시터의 상부전극측에 연결되는 방사선에 강인한 핵폭발 검출기
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제 6 항에 있어서,상기 타이밍 커패시터의 하부전극측과 상기 제4 PMOS의 게이트 사이는, 저항을 통해 접지에 연결되는 방사선에 강인한 핵폭발 검출기
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제 6 항에 있어서,상기 버퍼 회로부는,제5 PMOS와 제1 NMOS를 케스코드 구조로 연결하여 CMOS 인버터를 형성하고,상기 제5 PMOS와 상기 제1 NMOS의 게이트는, 상기 제3 PMOS의 드레인 전압이 입력되는 방사선에 강인한 핵폭발 검출기
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제 8 항에 있어서,상기 제1 NMOS는,DGA(Dummy Gate-Assisted) n-MOSFET 레이아웃을 적용하는 것인 방사선에 강인한 핵폭발 검출기
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제 8 항에 있어서,상기 제1 NMOS의 사이즈는, 상기 제5 PMOS의 사이즈에 비해 크게 설계되는 방사선에 강인한 핵폭발 검출기
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