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제 1 반도체층과 제 2 반도체층 사이에 절연층이 매립된 기판;상가 기판을 관통하는 관통 홀, 상기 관통 홀은 상기 제 1 반도체층을 관통하는 제 1 홀, 및 상기 제 1 홀의 바닥면으로부터 상기 절연층 및 상기 제 2 반도체층을 관통하는 제 2 홀을 포함하고;상기 관통 홀 내에 배치되는 에피층;상기 제 2 홀 내에 배치되어 상기 에피층의 일면과 접하는 드레인 전극; 및상기 에피층의 다른 일면 상에 배치되는 소스 전극 및 게이트 전극을 포함하는 반도체 소자
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제 1 항에 있어서,상기 에피층의 하면은 상기 절연층보다 낮은 레벨에 배치되고,상기 에피층의 상면은 상기 절연층보다 높은 레벨에 배치되는 반도체 소자
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제 1 항에 있어서,상기 에피층은 상기 드레인 전극으로부터 순차적으로 적층되는 오믹 접촉층, 드리프트층, 채널층, 및 베리어층을 포함하는 반도체 소자
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제 3 항에 있어서,상기 드리프트층은 상기 제 1 홀과 상기 제 2 홀의 경계 상에 배치되되,상기 드리프트층의 상면은 상기 절연층보다 높은 레벨에 위치하고,상기 드리프트층의 하면은 상기 절연층보다 낮은 레벨에 위치하는 반도체 소자
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제 3 항에 있어서,상기 채널층은 상기 제 1 홀과 상기 제 2 홀의 경계 상에 배치되되,상기 채널층의 상면은 상기 절연층보다 높은 레벨에 위치하고,상기 채널층의 하면은 상기 절연층보다 낮은 레벨에 위치는 반도체 소자
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제 3 항에 있어서, 상기 베리어층은 AlGaN, AlN, InN, InAlN 또는 AlGaInN를 포함하고,상기 채널층은 GaN를 포함하는 반도체 소자
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제 1 항에 있어서,상기 관통홀의 내벽과 상기 에피층 사이에 배치되는 스페이서막을 더 포함하는 반도체 소자
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제 1 항에 있어서,상기 제 1 홀의 폭은 상기 제 2 홀의 폭보다 큰 반도체 소자
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제 1 반도체층과 제 2 반도체층 사이에 절연층이 매립된 기판을 제공하는 것;상기 제 2 반도체층을 식각하여 상기 절연층을 노출하는 제 1 홀을 형성하는 것;상기 노출된 절연층을 식각하여 상기 제 1 반도체층 내로 연장되는 제 2 홀을 형성하는 것;상기 제 2 홀의 바닥면 상에 에피층을 성장시키는 것;상기 에피층의 상면 상에 소스 전극 및 게이트 전극을 형성하는 것;상기 제 1 반도체층을 식각하여 상기 제 2 홀과 연결되는 제 3 홀을 형성하는 것; 및상기 제 1 반도체층의 일면으로부터 상기 제 3 홀 내로 연장되어 상기 에피층과 접하는 드레인 전극을 형성하는 것을 포함하는 반도체 소자의 제조 방법
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제 9 항에 있어서,상기 에피층을 형성하기 전에,상기 제 1 홀의 내벽 및 바닥면과 상기 제 2 홀의 내벽을 덮는 스페이서막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법
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제 9 항에 있어서,상기 에피층은 상기 제 2 홀의 바닥면으로부터 순차적으로 적층되는 버퍼층, 오믹 접촉층, 드리프트층, 채널층, 및 베리어층을 포함하는 반도체 소자의 제조 방법
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제 11 항에 있어서,상기 제 3 홀을 형성하기 위한 상기 제 1 반도체층의 식각 공정 시 상기 버퍼층이 함께 제거되는 반도체 소자의 제조 방법
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제 11 항에 있어서,상기 채널층과 상기 베리어층의 경계면은 상기 절연층보다 높은 레벨에 배치되는 반도체 소자의 제조 방법
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제 9 항에 있어서,상기 제 3 홀을 형성하기 전에 상기 제 1 반도체층을 연마하는 것을 더 포함하는 반도체 소자의 제조 방법
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제 9 항에 있어서,상기 제 1 홀의 폭은 상기 제 2 홀의 폭보다 큰 반도체 소자의 제조 방법
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