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3차원 적층을 위한 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법

  • 기술번호 : KST2019004489
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 저항변화 메모리 즉 저항성 메모리 소자에 관한 것으로, 하부전극을 종래와 달리 도핑된 반도체로 형성함으로써, 3차원 적층은 물론 종래 CMOS 공정과의 호환성으로 주변 회로소자와 동시 제조 가능하고, 하부전극에 하나 이상의 전계 집중 부위를 갖도록 함으로써, 동작전압을 감소시켜 전력소모를 줄일 수 있으며, 저항성 메모리 소자를 얼마든지 작게, 그리고 수직으로 적층할 수 있어, 근래 차세대 컴퓨팅 기술로서 큰 관심을 끌고 있는 신경모방시스템의 구현을 위한 시냅스 소자 어레이에도 적용할 수 있는 효과가 있다.
Int. CL H01L 45/00 (2006.01.01)
CPC H01L 45/1233(2013.01) H01L 45/1233(2013.01) H01L 45/1233(2013.01) H01L 45/1233(2013.01)
출원번호/일자 1020170142238 (2017.10.30)
출원인 서울대학교산학협력단
등록번호/일자
공개번호/일자 10-2019-0047884 (2019.05.09) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2017.10.30)
심사청구항수 5

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 김성준 서울특별시 서초구
3 김민휘 서울특별시 관악구
4 김태현 전라북도 전주시 완산구
5 이상호 서울특별시 동작구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2017.10.30 수리 (Accepted) 1-1-2017-1070915-49
2 선행기술조사의뢰서
Request for Prior Art Search
2018.03.14 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2018.05.08 수리 (Accepted) 9-1-2018-0019849-57
4 의견제출통지서
Notification of reason for refusal
2018.05.31 발송처리완료 (Completion of Transmission) 9-5-2018-0369599-95
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2018.07.27 수리 (Accepted) 1-1-2018-0743844-14
6 [출원서 등 보정(보완)]보정서
2018.07.27 수리 (Accepted) 1-1-2018-0743801-51
7 [공지예외적용 보완 증명서류]서류제출서
2018.07.27 수리 (Accepted) 1-1-2018-0743819-72
8 의견제출통지서
Notification of reason for refusal
2018.12.28 발송처리완료 (Completion of Transmission) 9-5-2018-0893017-47
9 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2019.02.28 수리 (Accepted) 1-1-2019-0214850-59
10 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2019.02.28 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2019-0214828-54
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
13 거절결정서
Decision to Refuse a Patent
2019.06.18 발송처리완료 (Completion of Transmission) 9-5-2019-0435572-80
14 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
15 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.11.25 수리 (Accepted) 4-1-2020-5265458-48
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 물질에 불순물을 주입하여 형성된 하부전극;상기 하부전극 상에 형성된 저항 변화층; 및상기 저항 변화층 상에 형성된 상부전극을 포함하여 구성되되,상기 하부전극은 상기 저항 변화층을 향해 하나 이상의 전계 집중 부위를 갖는 것을 특징으로 하는 저항성 메모리 소자
2 2
제 1 항에 있어서,상기 저항 변화층은 실리콘 산화막, 실리콘 질화막, 알루미늄 옥사이드 및 하프늄 옥사이드 중 하나 이상을 포함한 절연물질로 형성되고,상기 상부전극은 텅스텐(W)을 포함한 금속으로 형성된 것을 특징으로 하는 저항성 메모리 소자
3 3
제 1 항 또는 제 2 항에 있어서,상기 반도체 물질은 실리콘이고,상기 하부전극은 실리콘 산화막/불순물 주입된 실리콘층/실리콘 산화막으로 수직 적층된 핀 형상이고,상기 저항 변화층은 상기 핀 형상의 하부전극을 둘러싸고,상기 상부전극은 상기 저항 변화층을 둘러싸고,상기 전계 집중 부위는 상기 하부전극을 이루는 상기 실리콘층의 4개 모서리인 것을 특징으로 하는 저항성 메모리 소자
4 4
제 1 항 또는 제 2 항에 있어서,상기 반도체 물질은 실리콘이고,상기 하부전극은 불순물 주입된 실리콘 원기둥 형상이고,상기 저항 변화층은 상기 실리콘 원기둥 형상의 하부전극을 둘러싸고,상기 상부전극은 상기 저항 변화층을 둘러싸고,상기 전계 집중 부위는 상기 하부전극을 이루는 상기 실리콘 원기둥의 표면에서 상기 저항 변화층으로 둘러싸인 부분인 것을 특징으로 하는 저항성 메모리 소자
5 5
소정의 기판에 실리콘 산화막과 불순물 주입된 실리콘층이 수직으로 반복 적층되어 형성된 복수 개의 핀 형상이 제 1 방향으로 일정 거리 이격되며 형성된 비트라인들;상기 복수 개의 핀 형상을 각각 감싸며 형성된 저항 변화층들; 및상기 저항 변화층들을 감싸며 상기 제 1 방향과 수직인 제 2 방향으로 일정 거리 이격되며 형성된 워드라인들을 포함하여 구성된 것을 특징으로 하는 저항성 메모리 어레이
6 6
제 5 항에 있어서,상기 복수 개의 핀 형상은 각각 상기 불순물 주입된 실리콘층이 상기 실리콘 산화막을 사이에 두고 복수 개 적층 되고, 상기 불순물 주입된 실리콘층의 양 측면에 상기 저항 변화층들 중 하나와 접하며, 상기 워드라인들이 감싸는 부위마다 상기 저항 변화층들 중 하나와 접하는 상기 불순물 주입된 실리콘층의 4개 모서리에 전계 집중 부위를 갖는 저항성 메모리 소자가 복수 개 수직 적층된 것을 특징으로 하는 저항성 메모리 어레이
7 7
제 5 항에 있어서,상기 복수 개의 핀 형상 중 상기 저항 변화층들이 감싸는 부위는 상기 실리콘 산화막이 제거되어 상기 불순물 주입된 실리콘층이 실리콘 원기둥 형상으로 노출되고, 상기 워드라인들이 감싸는 부위마다 상기 워드라인들과 상기 저항 변화층들이 상기 실리콘 원기둥 형상을 완전히 둘러싸는 표면에서 전계 집중 부위를 갖는 저항성 메모리 소자가 복수 개 수직 적층된 것을 특징으로 하는 저항성 메모리 어레이
8 8
소정의 기판에 실리콘 산화막과 실리콘층을 반복 적층하여 상기 실리콘 산화막을 상, 하층으로 둔 복수 개의 실리콘층을 갖는 적층구조를 만드는 제 1 단계;상기 적층구조를 제 1 방향으로 일정 거리 이격되며 복수 개의 핀 형상을 갖도록 식각하여 복수 개의 비트라인들을 형성하는 제 2 단계;상기 복수 개의 핀 형상 위에 저항 변화층을 형성하는 제 3 단계; 및상기 저항 변화층을 포함한 상기 기판상에 도전성 물질을 증착하고 식각하여 상기 제 1 방향과 수직한 제 2 방향으로 복수 개의 워드라인들을 형성하는 제 4 단계를 포함하는 것을 특징으로 하는 저항성 메모리 어레이의 제조방법
9 9
제 8 항에 있어서,상기 제 2 단계와 상기 제 3 단계 사이에는 상기 기판상에 마스크 물질을 더 층착하고 식각하여 상기 제 2 방향으로 일정 거리 이격되며 상기 복수 개의 핀 형상을 감싸는 식각 마스크들을 형성하는 제 2-1 단계와, 상기 식각 마스크들 사이에 드러난 상기 핀 형상의 실리콘 산화막을 제거하는 제 2-2 단계가 더 포함되고,상기 제 3 단계의 상기 저항 변화층은 상기 핀 형상에서 상기 실리콘 산화막의 제거로 상기 식각 마스크들 사이에 드러난 상기 실리콘층 상에 둘러싸며 형성하고,상기 제 4 단계의 상기 워드라인들은 상기 식각 마스크들 사이를 메우며 상기 저항 변화층을 둘러싸며 형성하는 것을 특징으로 하는 저항성 메모리 어레이의 제조방법
10 10
제 9 항에 있어서,상기 마스크 물질은 실리콘 산화막인 것을 특징으로 하는 저항성 메모리 어레이의 제조방법
11 11
제 8 항 내지 제 10 항 중 어느 한 항에 있어서,상기 실리콘층의 불순물 주입 공정은 상기 제 1 단계의 상기 실리콘 산화막과 실리콘층의 반복 적층시마다 또는 상기 제 2 단계의 상기 복수 개의 핀 형상을 형성한 후에 진행하는 것을 특징으로 하는 저항성 메모리 어레이의 제조방법
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1 US10741760 US 미국 FAMILY
2 US20190131523 US 미국 FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 US10741760 US 미국 DOCDBFAMILY
2 US2019131523 US 미국 DOCDBFAMILY
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순번 연구부처 주관기관 연구사업 연구과제
1 과학기술정보통신부 서울대학교 개인기초연구(미래부) 신경모방 시스템 구현을 위한 새로운 나노 구조의 저항변화 메모리