| 1 |
1
제1 방향으로 신장된 수평 도전 라인들과 상기 수평 도전라인들 사이를 절연하는 수평 절연층들이 제3 방향으로 교대로 적층된 단위 수평 적층 구조체와, 제3 방향으로 신장된 수직 도전 라인들과 상기 수직 도전 라인들 사이를 절연하는 수직 절연층들이 제1방향으로 교대로 적층된 단위 수직 배열 구조체 및 상기 단위 수평 적층 구조체와 상기 단위 수직 배열 구조체의 사이에 개재되는 저항변화층이 제2방향으로 반복하여 적층되는 크로스-포인트 구조체;상기 크로스-포인트 구조체 상에 형성되고, 상기 수직 도전 라인에 전기적으로 접속하는 복수 개의 커패시터를 포함하는 커패시터 구조체; 및상기 커패시터 구조체 상에 형성되고, 상기 커패시터 구조체에 축적된 전하를 합산하는 도전성 플레이트를 포함하고,상기 저항변화층에서 상기 수평 도전 라인과 상기 수직 도전 라인이 교차하는 영역으로 정의되는 크로스 포인트 노드들은 상기 수평 도전 라인에 부여된 가중치 값에 따라 도전 경로를 형성하거나 형성하지 않는 커패시턴스-기반의 다층 시냅스 소자
|
| 2 |
2
제1항에 있어서,상기 단위 수평 적층 구조체는 복수 개의 상기 수평 도전 라인들 및 상기 수평 도전 라인들 사이에 개재된 복수 개의 수평 절연층들이 교차 적층된 구조이고,상기 수평 도전 라인들은 상기 수평 도전 라인으로부터 상기 수직 도전 라인 방향으로 순방향 전류가 흐르는 pn 접합을 포함하는 커패시턴스-기반의 다층 시냅스 소자
|
| 3 |
3
제1항에 있어서,상기 크로스 포인트 노드들은 상기 수평 도전 라인과 상기 수직 도전 라인 사이에 일정 이상의 전압이 인가되었을 때 절연 파괴(break down)되어 영구적 도전 경로를 형성하는 커패시턴스-기반의 다층 시냅스 소자
|
| 4 |
4
제3항에 있어서,상기 크로스 포인트 노드들을 포함하는 상기 저항변화층은 SiO2인 커패시턴스-기반의 다층 시냅스 소자
|
| 5 |
5
제1항에 있어서,상기 크로스 포인트 노드들은 상기 수평 도전 라인과 상기 수직 도전 라인 사이에 형성된 저항변화층에 일정 이상의 전압이 인가되었을 때 고쳐 쓰기 가능한(rewritable) 도전 경로를 형성하는 커패시턴스-기반의 다층 시냅스 소자
|
| 6 |
6
제5항에 있어서,상기 크로스 포인트 노드들을 포함하는 상기 저항변화층은 유니폴라(unipolar) 저항변화 물질인 커패시턴스-기반의 다층 시냅스 소자
|
| 7 |
7
제5항에 있어서,상기 크로스 포인트 노드들을 포함하는 상기 저항변화층은 NiOx 또는 상변환물질인 커패시턴스-기반의 다층 시냅스 소자
|
| 8 |
8
제1항에 있어서,상기 수평 적층 구조체가 N개의 상기 수평 도전 라인들을 포함하고,상기 수직 배열 구조체가 N‘개의 상기 수직 도전 라인들을 포함할 때,제m층(1≤m≤N)에 적층된 제m 수평 도전 라인은 상기 제m 수평 도전 라인이 형성하는 N‘개의 크로스 포인트 노드들 중 N’개 이하의 크로스 포인트 노드에 도전 경로가 형성되는 커패시턴스-기반의 다층 시냅스 소자
|
| 9 |
9
제1항에 있어서,상기 커패시터 구조체는 상기 커패시터 및 상기 커패시터들을 지지하고 절연하는 상부 절연층을 포함하고,상기 커패시터는 상기 수직 도전 라인과 전기적으로 접속되는 하부 전극, 상기 도전성 플레이트에 전기적으로 접속되는 상부 전극 및 상기 하부 전극과 상기 상부 전극을 전기적으로 절연하는 유전체층을 포함하는 커패시턴스-기반의 다층 시냅스 소자
|
| 10 |
10
제1항에 있어서,상기 수평 도전 라인에 입력 펄스가 인가될 때,상기 수평 도전 라인과 도전 경로가 형성된 크로스 포인트 노드들에 의해 전기적으로 접속되는 상기 수직 도전 라인들과 연결된 상기 커패시터들에 전하가 저장되고,상기 커패시터들에 저장된 전하는 상기 도전성 플레이트에서 집적되어 출력 신호를 형성하는 커패시턴스-기반의 다층 시냅스 소자
|
| 11 |
11
절연층과 상기 절연층 에 형성되고, 일정한 폭을 갖는 제1 방향으로 신장된 선형의 n형 폴리실리콘 영역과 p+형 폴리실리콘 영역을 교대로 갖는 폴리실리콘층을 형성하는 제1 단계;상기 제1 단계를 N 번 반복하여 N 개의 절연층 및 N 개의 폴리실리콘층을 갖는 적층 구조체를 형성하는 제2 단계;상기 적층 구조체를 식각하여 상기 n형 폴리실리콘 영역과 상기 p+형 폴리실리콘 영역이 선형으로 pn 접합을 이루는 복수 개의 수평 도전 라인 및 복수 개의 수평 절연층을 형성하는 제3 단계;상기 적층 구조체를 식각하여 형성된 공극의 양 측벽에 저항변화층을 형성하는 제4 단계;상기 저항변화층 사이의 공극을 폴리실리콘 수직 막으로 메우는 제5 단계;상기 폴리실리콘 수직 막의 일부 영역을 식각하여 복수 개의 수직 도전 라인들을 형성하는 제6 단계; 및상기 수직 도전 라인들 사이에 복수 개의 수직 절연층을 형성하는 제7 단계를 포함하는 커패시턴스-기반의 다층 시냅스 소자의 제조 방법
|
| 12 |
12
제11항에 있어서,상기 제1 단계는 절연층을 적층하는 단계;상기 절연층 상에 폴리실리콘층을 적층하는 단계; 및상기 폴리실리콘층을 일정한 폭의 선형 영역들로 구획하여 일 측면의 제1 영역을 제외한 나머지 영역들에 이온 주입하여 교대로 반복되는 n형 폴리실리콘 영역 또는 p+ 폴리실리콘 영역을 형성하는 단계를 포함하는 커패시턴스-기반의 다층 시냅스 소자의 제조 방법
|
| 13 |
13
제11항에 있어서,상기 제3 단계는 상기 n형 폴리실리콘 영역의 일부가 잔류하도록 식각하는 단계를 포함하는 커패시턴스-기반의 다층 시냅스 소자의 제조 방법
|
| 14 |
14
제11항에 있어서,상기 저항변화층은 SiO2, NiOx 또는 상변화물질을 포함하는 커패시턴스-기반의 다층 시냅스 소자의 제조 방법
|
