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제 1 클럭을 지연시켜 지연 클럭을 생성하고, 상기 제 1 클럭의 제 1 엣지에 기초하는 제 1 샘플링 컨트롤 신호 및 상기 제 1 클럭의 제 2 엣지에 기초하는 제 2 샘플링 컨트롤 신호를 생성하도록 구성되는 딜레이 체인;상기 제 1 샘플링 컨트롤 신호를 이용하여 상기 제 1 클럭을 샘플링하고, 상기 제 2 샘플링 컨트롤 신호를 이용하여 상기 제 1 클럭과 반대되는 위상을 갖는 제 2 클럭을 샘플링하도록 구성되는 엣지 검출기;상기 제 1 클럭을 샘플링한 제 1 샘플링 신호와 상기 제 2 클럭을 샘플링한 제 2 샘플링 신호에 기초하여, 상기 제 1 클럭의 상기 제 1 엣지의 변조 방향과 변조 폭을 판단하도록 구성되는 FES (falling edge shift) 컨트롤러 ;상기 변조 방향과 상기 변조 폭을 이용하여 상기 제 1 클럭의 상기 제 1 엣지를 변조하고 상기 지연 클럭의 제 1 엣지를 변조하는 하는 FEM (falling edge modulator) 코어들; 그리고상기 제 1 클럭에 대한 제 1 변조 결과와 상기 지연 클럭에 대한 제 2 변조 결과에 대해 위상 인터폴레이팅을 수행하도록 구성되는 위상 인터폴레이터를 포함하는 듀티 사이클 보정기
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제 1 항에 있어서,상기 FES 컨트롤러는 상기 제 1 클럭의 지연을 제어하기 위한 딜레이 컨트롤 신호들을 생성하도록 더 구성되는 듀티 사이클 보정기
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제 2 항에 있어서,상기 딜레이 체인은 상기 제 1 클럭을 지연시키기 위해 복수의 직렬로 연결되는 논리 게이트들을 포함하되, 상기 딜레이 컨트롤 신호들에 의해 상기 복수의 직렬로 연결되는 논리 게이트들의 개수가 조절되는 듀티 사이클 보정기
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제 3 항에 있어서,상기 딜레이 체인은:상기 복수의 직렬로 연결되는 논리 게이트들 중 서로 인접한 두 논리 게이트들 사이의 신호들을, 상기 제 1 샘플링 컨트롤 신호 및 상기 제 2 샘플링 컨트롤 신호로써 출력하도록 더 구성되는 듀티 사이클 보정기
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제 4 항에 있어서,상기 복수의 직렬로 연결되는 논리 게이트들 각각은 NAND 게이트인 듀티 사이클 보정기
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제 2 항에 있어서,상기 FES 컨트롤러는:상기 제 1 샘플링 신호 및 상기 제 2 샘플링 신호에 기초하여 상기 딜레이 컨트롤 신호들을 생성하고, 상기 제 1 샘플링 신호와 상기 제 2 샘플링 신호에 대해 배타적 논리합 연산을 수행하도록 구성되는 딜레이 컨트롤러;상기 제 1 샘플링 신호와 상기 제 2 샘플링 신호를 비교하여 상기 변조 방향과 관련되는 방향 신호를 생성하도록 구성되는 비교기;상기 배타적 논리합 연산의 결과의 비트 수를 카운팅하도록 구성되는 비트 카운터; 그리고상기 방향 신호 및 상기 카운팅 결과에 기초하여 FES 컨트롤 신호를 생성하도록 구성되는 FES 컨트롤 신호 생성기를 포함하는 듀티 사이클 보정기
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제 1 항에 있어서,상기 FEM 코어들 중 상기 제 1 클럭의 상기 제 1 엣지를 변조하는 제 1 FEM 코어는:상기 제 1 클럭의 상기 제 1 엣지를 지연시키기 위해 복수의 직렬로 연결되는 인버터들; 그리고각각이 상기 복수의 인버터들의 각각의 출력단에 연결되어 상기 제 1 클럭의 상기 제 1 엣지가 지연되는 폭을 제어하도록 구성되는 복수의 하강 엣지 변조 유닛들을 포함하는 듀티 사이클 보정기
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제 1 클럭의 로직 하이 구간과 로직 로우 구간의 차이에 기초하여 상기 제 1 클럭의 하강 엣지의 변조 방향 및 변조 폭을 판단하도록 구성되는 하강 엣지 쉬프트 컨트롤러;상기 판단 결과에 기초하여 상기 제 1 클럭의 하강 엣지를 변조하도록 구성되는 제 1 하강 엣지 모듈레이터 코어;상기 판단 결과에 기초하여, 상기 제 1 클럭으로부터 반전되고 지연된, 제 2 클럭의 하강 엣지를 변조하도록 구성되는 제 2 하강 엣지 모듈레이터 코어; 그리고 상기 제 1 하강 엣지 모듈레이터 코어에 의해 변조된 상기 제 1 클럭과, 상기 제 2 하강 엣지 모듈레이터 코어에 의해 변조된 상기 제 2 클럭에 대해 위상 인터폴레이팅을 수행하도록 구성되는 위상 인터폴레이터를 포함하는 듀티 사이클 보정기
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제 8 항에 있어서, 상기 제 1 클럭을 반전시키고 지연시켜 상기 제 2 클럭을 생성하도록 구성되는 딜레이 체인을 더 포함하는 듀티 사이클 보정기
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제 8 항에 있어서,상기 제 1 하강 엣지 모듈레이터 코어 및 상기 제 2 하강 엣지 모듈레이터 코어 각각은:상기 제 1 클럭의 상기 하강 엣지를 지연시키기 위해 복수의 직렬로 연결되는 인버터들; 그리고각각이 상기 복수의 인버터들의 각각의 출력단에 연결되어 상기 제 1 클럭의 상기 하강 엣지가 지연되는 폭을 제어하도록 구성되는 복수의 하강 엣지 변조 유닛들을 포함하는 듀티 사이클 보정기
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