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제1 방식으로 구동되는 제1 트랜지스터; 및상기 제1 방식과 다른 제2 방식으로 구동되는 제2 트랜지스터;를 포함하고,상기 제1 트랜지스터 및 상기 제2 트랜지스터는 동일한 채널층을 공유하도록 구성되며,상기 제1 트랜지스터는 모스 전계효과 트랜지스터이며, 상기 제2 트랜지스터는 터널링 전계효과 트랜지스터인 반도체 장치
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기판;상기 기판에 정의된 액티브 영역;상기 액티브 영역에 형성된 절연된 게이트;상기 게이트의 제1양측에 있는 액티브 영역에 형성된 제1소스층 및 제1드레인층; 및상기 게이트의 제2양측에 있는 액티브 영역에 형성된 제2소스층 및 제2드레인층;을 포함하고,상기 제1소스층, 상기 제1드레인층 및 상기 제2드레인층은 제1도전형으로 형성되고, 상기 제2소스층은 제2도전형으로 형성되며,상기 제1소스층 및 제1 드레인층을 공유하는 제1 트랜지스터는 모스 전계효과 트랜지스터이며, 상기 제2소스층 및 제2 드레인층을 공유하는 제2 트랜지스터는 터널링 전계효과 트랜지스터인 반도체 장치
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제 2항에 있어서,상기 제1소스층, 상기 제1드레인층, 상기 제2소스층 및 상기 제2드레인층과 전기적으로 연결되는 제1소스전극, 제1드레인전극, 제2소스전극, 제2드레인전극을 더 포함하고,상기 제1소스전극, 상기 제1드레인전극, 상기 제2소스전극, 상기 제2드레인전극은,상기 액티브 영역에 형성된 대응하는 소스층 및 드레인층에 전기적으로 연결되고 상기 반도체 장치의 외측으로 그리고 수평으로 신장하는 제1전극부재;상기 제1전극부재와 인접하지 않는 위치에 형성된 제1전극패드; 및상기 제1전극부재의 일단과 제1전극패드의 일단을 전기적으로 연결하고 상기 제1전극부재 및 제1전극패드의 폭보다 좁은 폭을 가지는 제2전극부재;를 포함하는 반도체 장치
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제 2항에 있어서, 상기 절연된 게이트의 폭은 상기 제1소스층, 상기 제1드레인층, 상기 제2소스층, 상기 제2드레인층이 형성되는 상기 액티브 영역의 폭보다 크게 형성되는 반도체 장치
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제 2항에 있어서,상기 액티브 영역에 상기 제1소스층과 상기 제1드레인층 사이에 제1채널을 형성하기 위한 제1모드를 구비하고,상기 액티브 영역에 상기 제2소스층과 상기 제2드레인층 사이에 제2채널을 형성하기 위한 제2모드를 구비하는 제어부;를 더 포함하고,상기 제1채널 및 상기 제2채널은 선택적으로 형성되는 반도체 장치
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제 1항의 반도체 장치의 구동 여부를 확인하는 단계;제1소스층, 제1드레인층, 제2소스층 및 제2드레인층 중의 적어도 하나와, 게이트 절연층 간의 계면에 스트레스(stress)를 형성하기 위한 자극을 상기 반도체 장치에 가하는 단계; 상기 계면에 스트레스가 형성된 후 상기 터널링 전계효과 트랜지스터의 성능을 평가하는 단계;를 포함하는 반도체 장치 테스트 방법
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제 6항에 있어서,상기 자극을 상기 반도체 장치에 가하는 단계는,게이트층에 상기 계면을 열화시키기 위한 전압을 인가하는 단계 및 상기 반도체 장치를 상기 계면을 열화시키기 위한 온도로 가열하는 단계 중의 적어도 하나를 포함하는 반도체 장치 테스트 방법
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제 6항에 있어서,상기 터널링 전계효과 트랜지스터의 성능을 평가하는 단계는,모스 전계효과 트랜지스터의 성능을 평가하는 방식을 이용하는 반도체 장치 테스트 방법
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기판;상기 기판에 정의된 십자가 형태의 액티브 영역;상기 액티브 영역의 중심부 상에 위치하는 게이트;상기 게이트와 상기 액티브 영역의 중심부 사이에 위치하는 게이트 절연막; 및상기 게이트의 외측의 액티브 영역에 형성된 4개의 불순물 영역;을 포함하고,상기 4개의 불순물영역 중 어느 하나의 영역은 제1도전형으로 형성되고,나머지 3개의 불순물영역은 제2도전형으로 형성되며,상기 4개의 불순물영역 중 상기 게이트를 기준으로 제1양측에 있는 2개의 불순물영역이 상기 제2도전형으로 형성되는 트랜지스터는 모스 전계효과 트랜지스터이며, 상기 4개의 불순물영역 중 상기 게이트를 기준으로 제2양측에 있는 2개의 불순물영역 중 어느 하나는 상기 제1도전형으로 형성되고, 나머지 하나는 상기 제2도전형으로 형성되는 트랜지스터는 터널링 전계효과 트랜지스터인 반도체 테스트패턴
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제 9항에 있어서,상기 게이트의 폭은 상기 불순물이 형성되는 상기 액티브 영역의 폭보다 크게 형성되는 반도체 테스트패턴
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