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| 요약 |
지연 라인 회로를 개시한다. 본 발명의 일 실시예에 따른 지연 라인 회로는 기준 신호를 제1 시간으로 지연시켜 제1 지연 신호를 출력하는 제1 지연셀과, 입력 단이 상기 제1 지연셀의 입력 단에 연결되어, 상기 기준 신호를 상기 제1 시간과 다른 제2 시간으로 지연시켜 제2 지연 신호를 출력하는 제2 지연셀과, 입력 단이 상기 제1 지연셀의 출력 단에 연결되어, 상기 제1 지연 신호를 상기 제1 시간으로 지연시켜 제3 지연 신호를 출력하는 제3 지연셀과, 입력 단이 상기 제3 지연셀의 입력 단에 연결되어, 상기 제1 지연 신호를 상기 제2 시간으로 지연시켜 제4 지연 신호를 출력하는 제4 지연셀을 포함한다.
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| Int. CL |
H03K 5/14 (2014.01.01) H03K 5/00 (2014.01.01)
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| CPC |
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| 출원번호/일자 |
1020170183510
(2017.12.29)
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| 출원인 |
연세대학교 산학협력단
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| 등록번호/일자 |
10-2012814-0000
(2019.08.14)
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| 공개번호/일자 |
10-2019-0063345
(2019.06.07)
문서열기
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| 공고번호/일자 |
(20190822)
문서열기
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| 국제출원번호/일자 |
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| 국제공개번호/일자 |
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| 우선권정보 |
대한민국 | 1020170161307 | 2017.11.29
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| 법적상태 |
등록 |
| 심사진행상태 |
수리 |
| 심판사항 |
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| 구분 |
신규 |
| 원출원번호/일자 |
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| 관련 출원번호 |
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| 심사청구여부/일자 |
Y
(2017.12.29)
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| 심사청구항수 |
1 |
