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1
제1 노드에 연결된 게이트 전극, 제1 전원에 연결된 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터;제3 노드에 연결된 게이트 전극, 상기 제1 전원에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터;상기 제2 노드에 연결된 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 기준 전압을 수신하는 제2 전극을 포함하는 제3 트랜지스터;제1 스캔 신호를 수신하는 게이트 전극, 상기 제1 전원에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제4 트랜지스터;상기 제1 스캔 신호를 수신하는 게이트 전극, 데이터 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제5 트랜지스터;상기 제1 노드 및 상기 제3 노드 사이에 위치하는 제1 커패시터; 및상기 제2 노드에 연결된 제1 전극 및 제2 전원에 연결된 제2 전극을 포함하는 발광 소자를 포함하는 화소
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| 2 |
2
제1 항에 있어서, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터는 포화 영역(saturation region)에서 동작하는 것을 특징으로 하는 화소
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| 3 |
3
제1 항에 있어서, 상기 기준 전압은 상기 제1 전원의 전압보다 낮고, 상기 제2 전원의 전압보다 높은 것을 특징으로 하는 화소
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4
제1 항에 있어서,상기 제3 노드에 연결된 게이트 전극, 상기 제1 전원에 연결된 제1 전극, 및 상기 제2 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제6 트랜지스터를 더 포함하는 것을 특징으로 하는 화소
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5
제1 항에 있어서,바이어스 전압을 수신하는 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제3 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제7 트랜지스터를 더 포함하는 것을 특징으로 하는 화소
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6
제1 항에 있어서,상기 제1 트랜지스터의 상기 제2 전극에 연결된 게이트 전극, 상기 제1 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제8 트랜지스터를 더 포함하는 것을 특징으로 하는 화소
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7
제1 항에 있어서,제2 스캔 신호를 수신하는 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제1 트랜지스터의 상기 게이트 전극에 연결된 제2 전극을 포함하는 제9 트랜지스터; 및상기 제2 스캔 신호를 수신하는 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제3 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제10 트랜지스터를 더 포함하는 것을 특징으로 하는 화소
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8
제7 항에 있어서,상기 제1 트랜지스터의 상기 게이트 전극 및 상기 제1 트랜지스터의 상기 제2 전극 사이에 위치하는 제2 커패시터를 더 포함하는 것을 특징으로 하는 화소
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9
제7 항에 있어서,상기 제1 트랜지스터의 상기 게이트 전극 및 상기 제1 트랜지스터의 상기 제1 전극 사이에 위치하는 제3 커패시터를 더 포함하는 것을 특징으로 하는 화소
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10
제7 항에 있어서, 상기 제1 스캔 신호와 상기 제2 스캔 신호는 부분적으로 중첩되는 것을 특징으로 하는 화소
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| 11 |
11
제7 항에 있어서, 상기 기준 전압은 상기 제2 전원의 전압과 동일한 것을 특징으로 하는 화소
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12
제1 항에 있어서, 상기 제1 스캔 신호가 온(on)-레벨인 경우, 상기 제2 전원의 전압은 상기 데이터 전압보다 높은 것을 특징으로 하는 화소
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13
복수의 화소들을 포함하는 표시 패널; 및상기 표시 패널을 구동하는 패널 구동부를 포함하고,상기 화소들 각각은제1 노드에 연결된 게이트 전극, 제1 전원에 연결된 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터;제3 노드에 연결된 게이트 전극, 상기 제1 전원에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터;상기 제2 노드에 연결된 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 기준 전압을 수신하는 제2 전극을 포함하는 제3 트랜지스터;제1 스캔 신호를 수신하는 게이트 전극, 상기 제1 전원에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제4 트랜지스터;상기 제1 스캔 신호를 수신하는 게이트 전극, 데이터 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제5 트랜지스터;상기 제1 노드 및 상기 제3 노드 사이에 위치하는 제1 커패시터; 및상기 제2 노드에 연결된 제1 전극 및 제2 전원에 연결된 제2 전극을 포함하는 발광 소자를 포함하는 것을 특징으로 하는 표시 장치
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14
제13 항에 있어서, 상기 패널 구동부는 상기 화소들에 상기 데이터 전압이 기입되는 프로그래밍 구간 및 상기 화소들이 동시에 발광하는 발광 구간을 포함하는 동시 발광 방식으로 상기 표시 패널을 구동하고, 상기 프로그래밍 구간에서 상기 제2 전원의 전압은 제1 전압 레벨에 상응하며,상기 발광 구간에서 상기 제2 전원의 전압은 상기 제1 전압 레벨보다 낮은 제2 전압 레벨에 상응하는 것을 특징으로 하는 표시 장치
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15
제13 항에 있어서, 상기 패널 구동부는 상기 화소들이 순차적으로 발광하는 순차 발광 방식으로 상기 표시 패널을 구동하고,상기 제2 전원의 전압은 일정하게 유지되는 것을 특징으로 하는 표시 장치
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16
제15 항에 있어서, 상기 기준 전압은 상기 제1 전원의 전압보다 낮고, 상기 제2 전원의 전압보다 높은 것을 특징으로 하는 표시 장치
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17
제13 항에 있어서, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터는 포화 영역(saturation region)에서 동작하는 것을 특징으로 하는 표시 장치
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18
제13 항에 있어서, 상기 화소들 각각은상기 제3 노드에 연결된 게이트 전극, 상기 제1 전원에 연결된 제1 전극, 및 상기 제2 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제6 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치
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19
제13 항에 있어서, 상기 화소들 각각은바이어스 전압을 수신하는 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제3 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제7 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치
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20
제13 항에 있어서, 상기 화소들 각각은상기 제1 트랜지스터의 상기 제2 전극에 연결된 게이트 전극, 상기 제1 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제8 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치
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21
제13 항에 있어서, 상기 화소들 각각은제2 스캔 신호를 수신하는 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제1 트랜지스터의 상기 게이트 전극에 연결된 제2 전극을 포함하는 제9 트랜지스터; 및상기 제2 스캔 신호를 수신하는 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제3 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제10 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치
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22
제21 항에 있어서, 상기 화소들 각각은상기 제1 트랜지스터의 상기 게이트 전극 및 상기 제1 트랜지스터의 상기 제2 전극 사이에 위치하는 제2 커패시터를 더 포함하는 것을 특징으로 하는 표시 장치
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23
제21 항에 있어서, 상기 화소들 각각은상기 제1 트랜지스터의 상기 게이트 전극 및 상기 제1 트랜지스터의 상기 제1 전극 사이에 위치하는 제3 커패시터를 더 포함하는 것을 특징으로 하는 표시 장치
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24
제1 전원 및 제2 노드 사이에 위치하고, 제1 노드의 전압에 기초하여 데이터 전압에 상응하는 구동 전류를 발광 소자에 제공하는 제1 트랜지스터;상기 제1 노드 및 기준 전압 사이에 위치하고, 상기 제2 노드의 전압 및 상기 기준 전압의 차이에 기초하여 샘플링 전류를 생성하는 제3 트랜지스터;상기 제1 전원 및 상기 제1 노드 사이에 위치하고, 제3 노드의 전압에 기초하여 상기 샘플링 전류가 생성되도록 상기 제1 노드의 전압을 조정하는 제2 트랜지스터;제1 스캔 신호에 응답하여 상기 제1 전원의 전압을 상기 제3 노드에 인가하는 제4 트랜지스터;상기 제1 스캔 신호에 기초하여 상기 제2 노드에 상기 데이터 전압을 인가하는 제5 트랜지스터; 및상기 제1 노드 및 상기 제3 노드 사이에 위치하는 제1 커패시터를 포함하는 화소
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