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반도체 패키지의 제조방법

  • 기술번호 : KST2019010648
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 상기 기판 상에 복수의 칩들을 서로 이격하여 배치하는 단계; 상기 칩과 전기적으로 연결된 상기 도전성 패턴으로서 재배선 패턴을 형성하는 단계; 기판 상에 서로 이격된 복수의 재배선 패턴을 모두 덮도록 코팅 공정으로 감광성 폴리머층을 형성하는 단계; 플레이트로 상기 감광성 폴리머층을 하방으로 가압하여 상기 감광성 폴리머층을 평탄화하는 단계; 및 평탄화된 상기 감광성 폴리머층에 대하여 노광 및 현상 공정을 수행하는 단계;를 포함하는 반도체 패키지의 제조방법을 제공한다.
Int. CL H01L 23/485 (2006.01.01) H01L 23/28 (2006.01.01) H01L 23/34 (2006.01.01) H01L 23/538 (2006.01.01)
CPC H01L 23/485(2013.01) H01L 23/485(2013.01) H01L 23/485(2013.01) H01L 23/485(2013.01)
출원번호/일자 1020170177502 (2017.12.21)
출원인 서울과학기술대학교 산학협력단
등록번호/일자 10-2024227-0000 (2019.09.17)
공개번호/일자 10-2019-0075697 (2019.07.01) 문서열기
공고번호/일자 (20191104) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2017.12.21)
심사청구항수 3

출원인

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번호 이름 국적 주소
1 서울과학기술대학교 산학협력단 대한민국 서울특별시 노원구

발명자

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번호 이름 국적 주소
1 김성동 경기도 성남시 분당구
2 김사라은경 서울특별시 중랑구

대리인

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번호 이름 국적 주소
1 김남식 대한민국 서울특별시 서초구 남부순환로***길 *-*, *층 (양재동, 가람빌딩)(율민국제특허법률사무소)
2 이인행 대한민국 서울특별시 서초구 남부순환로***길 *-*, *층 (양재동, 가람빌딩)(율민국제특허법률사무소)
3 김한 대한민국 서울특별시 서초구 남부순환로***길 *-*, *층 (양재동, 가람빌딩)(율민국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 서울과학기술대학교 산학협력단 서울특별시 노원구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2017.12.21 수리 (Accepted) 1-1-2017-1278885-89
2 의견제출통지서
Notification of reason for refusal
2019.03.14 발송처리완료 (Completion of Transmission) 9-5-2019-0189034-89
3 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2019.05.10 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2019-0479474-87
4 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2019.05.10 수리 (Accepted) 1-1-2019-0479473-31
5 최후의견제출통지서
Notification of reason for final refusal
2019.06.05 발송처리완료 (Completion of Transmission) 9-5-2019-0404770-08
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2019.08.05 수리 (Accepted) 1-1-2019-0800141-31
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2019.08.05 보정승인 (Acceptance of amendment) 1-1-2019-0800142-87
8 등록결정서
Decision to grant
2019.09.06 발송처리완료 (Completion of Transmission) 9-5-2019-0648661-85
9 [명세서등 보정]보정서(심사관 직권보정)
2019.10.16 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2019-5032432-03
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
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기판 상에 서로 이격된 복수의 도전성 패턴을 모두 덮도록 코팅 공정으로 감광성 폴리머층을 형성하는 제 1 단계; 평탄한 플레이트로 상기 감광성 폴리머층을 하방으로 가압하여 상기 감광성 폴리머층을 평탄화하는 제 2 단계; 및평탄화된 상기 감광성 폴리머층에 대하여 노광 및 현상 공정을 수행하는 제 3 단계;를 포함하고,상기 제 1 단계에서, 상기 감광성 폴리머층은 스핀 코팅 공정을 이용하여 형성하고,상기 제 2 단계는 가열된 분위기에서 진행됨으로써 상기 감광성 폴리머층을 평탄화하면서 동시에 상기 감광성 폴리머층을 소프트 베이크(soft-bake)하는 단계를 포함하고,상기 제 2 단계에서 상기 플레이트는 가열된 상태의 플레이트이고, 상기 플레이트로부터 상기 감광성 폴리머층으로 열이 전달되어 상기 감광성 폴리머층이 적어도 부분적으로 소프트 베이크되고,상기 제 1 단계는,캐리어 상에 테이프를 라미네이션하는 단계;상기 테이프 상에 복수의 칩을 배치하는 단계;상기 테이프 및 상기 복수의 칩을 덮도록 웨이퍼 레벨의 몰딩 공정을 수행하여 몰딩체를 형성하는 단계;상기 테이프를 기준으로 상기 캐리어로부터 상기 몰딩체를 분리하여, 상기 복수의 칩을 포함하는 상기 몰딩체를 상기 기판으로 제공하는 단계; 및상기 복수의 칩들과 전기적으로 연결된 상기 도전성 패턴으로서 재배선 패턴을 형성하는 단계;를 포함하고, 상기 제 1 단계에서 상기 감광성 폴리머층은 상기 도전성 패턴에 대응되는 영역은 레벨이 높고 상기 도전성 패턴 사이의 영역은 레벨이 낮은 울퉁불퉁한 표면을 가지고,상기 재배선 패턴 및 상기 감광성 폴리머층은 몰딩체 상에서 상기 복수의 칩들의 바깥쪽으로 신장된 부분을 포함하고, 제조된 반도체 패키지는 팬 아웃 웨이퍼 레벨 패키지(FOWLP)인,반도체 패키지의 제조방법
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제 1 항에 있어서,상기 제 2 단계는 상기 기판을 가열하면서 수행되는 것을 특징으로 하는, 반도체 패키지의 제조방법
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제 1 항에 있어서,상기 제 2 단계는 RF 파워를 인가하여 상기 도전성 패턴을 유도 가열함으로써 상기 감광성 폴리머층을 국부적으로 가열하면서 동시에 평탄화하는 단계를 포함하는, 반도체 패키지의 제조방법
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지정국 정보가 없습니다
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1 KR102154166 KR 대한민국 FAMILY
2 US10714361 US 미국 FAMILY
3 US20190198354 US 미국 FAMILY

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순번 연구부처 주관기관 연구사업 연구과제
1 과학기술정보통신부 서울과학기술대학교 산학협력단 전자정보디바이스산업원천기술개발 고성능 FOWLP용 구리 재배선 및 봉지재 공정 기술 개발