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클럭 신호와 반전된 클럭 신호를 출력하는 클럭 드라이버로, 상기 클럭 드라이버는 상기 클럭 신호가 인가되고 제1 방향으로 길게 연장되는 제1 및 제2 게이트 라인과, 상기 반전된 클럭 신호가 인가되고 상기 제1 방향으로 길게 연장되는 제3 및 제4 게이트 라인을 포함하는 클럭 드라이버;상기 제1 게이트 라인 및 상기 제3 게이트 라인과 오버랩되고, 상기 제1 게이트 라인으로부터 상기 클럭 신호를 제공받고, 상기 제3 게이트 라인으로부터 상기 반전된 클럭 신호를 제공받는 마스터 래치 회로; 및상기 제2 게이트 라인 및 상기 제4 게이트 라인과 오버랩되고, 상기 제2 게이트 라인으로부터 상기 클럭 신호를 제공받고, 상기 제4 게이트 라인로부터 상기 반전된 클럭 신호를 제공받는 마스터 래치 회로 슬레이브 래치 회로를 포함하는 반도체 장치
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제 1항에 있어서,상기 제1 방향과 다른 제2 방향으로 연장되는 제1 파워 레일을 더 포함하되,상기 클락 드라이버, 상기 마스터 래치 회로 및 슬레이브 래치 회로는 상기 제1 파워 레일을 공유하는 반도체 장치
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제 2항에 있어서,상기 제1 파워 레일은 전원 전압이 인가되는 반도체 장치
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제 3항에 있어서,상기 클럭 드라이버는 접지 전압이 제공되고 상기 제2 방향으로 연장되는 제2 파워 레일을 더 포함하고,상기 마스터 래치 회로와 상기 슬레이브 래치 회로는 접지 전압이 제공되고 상기 제2 방향으로 연장되는 제3 파워 레일을 공유하는 반도체 장치
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제 2항에 있어서,상기 마스터 래치 회로와 상기 슬레이브 래치 회로는 상기 제2 방향으로 차례로 배치되는 반도체 장치
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제 2항에 있어서,상기 제1 방향과 상기 제2 방향은 서로 직교하는 반도체 장치
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제 2항에 있어서,상기 제1 게이트 라인과 상기 제2 게이트 라인은 상기 제1 파워 레일과 오버랩되는 반도체 장치
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제 1항에 있어서,상기 제1 게이트 라인은, 상기 제2 게이트 라인의 양쪽으로 배치되는 제1 서브 게이트 라인과 제2 서브 게이트 라인을 포함하는 반도체 장치
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9
클럭 신호와 반전된 클럭 신호를 출력하는 클럭 드라이버로, 상기 클럭 드라이버는 상기 클럭 신호가 인가되고 제1 방향으로 길게 연장되는 제1 게이트 라인과, 상기 반전된 클럭 신호가 인가되고 상기 제1 방향으로 길게 연장되는 제2 게이트 라인을 포함하는 클럭 드라이버;상기 클럭 드라이버와 상기 제1 방향으로 차례로 배치되고, 상기 제1 게이트 라인으로부터 상기 클럭 신호를 제공받고, 상기 제2 게이트 라인으로부터 상기 반전된 클럭 신호를 제공받는 제1 플립 플롭; 및상기 클럭 드라이버와 상기 제1 방향으로 차례로 배치되고, 상기 제1 게이트 라인으로부터 상기 클럭 신호를 제공받고, 상기 제2 게이트 라인으로부터 상기 반전된 클럭 신호를 제공받는 제2 플립 플롭을 포함하는 반도체 장치
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10
제 9항에 있어서,상기 제1 플립 플롭은,상기 제1 게이트 라인 및 상기 제2 게이트 라인과 오버랩되고, 상기 제1 게이트 라인으로부터 상기 클럭 신호를 제공받고, 상기 제2 게이트 폴리로부터 상기 반전된 클럭 신호를 제공받는 제1 마스터 래치 회로, 및 상기 제1 게이트 라인 및 상기 제2 게이트 라인과 오버랩되고, 상기 제1 게이트 라인으로부터 상기 클럭 신호를 제공받고, 상기 제2 게이트 폴리로부터 상기 반전된 클럭 신호를 제공받는 제1 슬레이브 래치 회로를 포함하고,상기 제2 플립 플롭은,상기 제1 게이트 라인 및 상기 제2 게이트 라인과 오버랩되고, 상기 제1 게이트 라인으로부터 상기 클럭 신호를 제공받고, 상기 제2 게이트 폴리로부터 상기 반전된 클럭 신호를 제공받는 제1 마스터 래치 회로, 및 상기 제1 게이트 라인 및 상기 제2 게이트 라인과 오버랩되고, 상기 제1 게이트 라인으로부터 상기 클럭 신호를 제공받고, 상기 제2 게이트 폴리로부터 상기 반전된 클럭 신호를 제공받는 제1 슬레이브 래치 회로를 포함하는 반도체 장치
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11
제 10항에 있어서,상기 제1 마스터 래치 회로와 상기 제1 슬레이브 래치 회로는 상기 제1 방향과 직교하는 제2 방향으로 차례로 배치되고,상기 제2 마스터 래치 회로와 상기 제2 슬레이브 래치 회로는 상기 제2 방향으로 차례로 배치되는 반도체 장치
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12
제 10항에 있어서,상기 클럭 드라이버는 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격되는 제1 파워 레일과 제2 파워 레일을 포함하는 반도체 장치
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13
제 12항에 있어서,상기 제1 플립 플롭과 상기 클럭 드라이버는 상기 제1 파워 레일을 공유하고, 상기 제2 플립 플롭과 상기 클럭 드라이버는 상기 제2 파워 레일을 공유하는 반도체 장치
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14
제 13항에 있어서,상기 제1 게이트 라인과 상기 제2 게이트 라인은 상기 제1 파워 레일 및 상기 제2 파워 레일과 오버랩되는 반도체 장치
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15
제 9항에 있어서,상기 제1 플립 플롭과 상기 제2 플립 플롭은 상기 클럭 드라이버의 양측에 배치되는 반도체 장치
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16
제 9항에 있어서,상기 클럭 드라이버, 제1 플립 플롭 및 제2 플립 플롭을 상기 제1 방향으로 가로지르는 제3 게이트 라인을 더 포함하고,상기 제1 플립 플롭 및 상기 제2 플립 플롭은 상기 제3 게이트 라인으로부터 스캔 신호, 인에이블 신호, 리셋 신호 또는 셋 신호 중 적어도 어느 하나를 제공받는 반도체 장치
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17
클럭 신호와 반전된 클럭 신호를 출력하는 클럭 드라이버;상기 클럭 드라이버와 제1 방향으로 인접하여 배치되는 제1 마스터 래치 회로;상기 클럭 드라이버와 상기 제1 방향으로 인접하여 배치되는 제1 슬레이브 래치 회로;상기 클럭 드라이버와 상기 마스터 래치 회로를 상기 제1 방향으로 가로지르는 제1 게이트 라인;상기 클럭 드라이버와 상기 슬레이브 래치 회로를 상기 제1 방향으로 가로지르는 제2 게이트 라인을 포함하는 반도체 장치
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제 17항에 있어서,상기 제1 게이트 라인은, 상기 클럭 신호가 인가되는 제1 서브 게이트 라인과, 상기 반전된 클럭 신호가 인가되는 제2 서브 게이트 라인을 포함하고,상기 제2 게이트 라인은, 상기 클럭 신호가 인가되는 제3 서브 게이트 라인과, 상기 반전된 클럭 신호가 인가되는 제4 서브 게이트 라인을 포함하는 반도체 장치
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제 17항에 있어서,상기 클럭 드라이버와 상기 제1 방향으로 인접하여, 상기 제1 마스터 래치 회로가 배치된 상기 클럭 드라이버의 타측에 배치되는 제2 마스터 래치 회로, 및상기 클럭 드라이버와 상기 제1 방향으로 인접하여, 상기 제1 슬레이브 래치 회로가 배치된 상기 클럭 드라이버의 타측에 배치되는 제2 슬레이브 래치 회로를 더 포함하는 반도체 장치
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클럭 신호와 반전된 클럭 신호를 출력하는 클럭 드라이버;상기 클럭 드라이버와 제1 방향으로 인접하여 배치되는 제1 플립 플롭;상기 클럭 드라이버와 상기 제1 방향으로 인접하여, 상기 제1 플립 플롭이 배치된 상기 클럭 드라이버의 타측에 배치되는 제2 플립 플롭;상기 클럭 드라이버와 상기 제1 플립 플롭을 상기 제1 방향으로 가로지르는 제1 게이트 라인; 및상기 클럭 드라이버와 상기 제2 플립 플롭을 상기 제1 방향으로 가로지르는 제2 게이트 라인을 포함하는 반도체 장치
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