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FPGA 비트스트림에서의 LUT(Lookup Table) 정보 역공학 장치에서,LUT 비트스트림 오프셋 DB, 입력 핀 비트 오프셋 DB 및 비트스트림-INIT 속성 값 매핑테이블을 포함하는 LUT 정보 역공학 DB 생성부; 및FPGA 비트스트림에서 LUT 정보를 추출하고, 입력 핀 정보, INIT 속성 값을 논리식 변환하여 출력하는 LUT 구현 정보 역공학부를 포함하고,상기 LUT 구현 정보 역공학부는,상기 FPGA 비트스트림에서 구성 데이터 영역을 추출한 후, 상기 LUT 비트스트림 오프셋 DB를 바탕으로 LUT 비트스트림을 모두 추출하고, 상기 입력 핀 비트 오프셋 DB에 저장된 PIP의 비트 오프셋과 값이 상기 FPGA 비트스트림에서 발견되면 해당 PIP와 연결된 입력 핀이 사용된 것으로 역공학하는, LUT 정보 추출부를 포함하는, LUT 정보 역공학 장치
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제1 항에 있어서,상기 LUT 정보 역공학 DB 생성부는,상기 LUT 비트스트림 오프셋 DB를 생성하는 LUT 비트스트림 오프셋 DB 생성부;상기 입력 핀 비트 오프셋 DB를 생성하는 입력 핀 비트 오프셋 DB 생성부; 및상기 비트스트림-INIT 속성 값 매핑테이블을 생성하는 비트스트림-INIT 속성 값 매핑테이블 생성부를 포함하는, LUT 정보 역공학 장치
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제1 항에 있어서,상기 LUT 정보 추출부는,상기 입력 핀의 정보가 역공학되면, 해당 입력 핀들의 대한 INIT 속성 값 맵핑 테이블을 적용하여 INIT 속성 값을 도출하는 것을 특징으로 하는, LUT 정보 역공학 장치
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제1 항에 있어서,상기 LUT 구현 정보 역공학부는,상기 LUT 비트스트림을 추출하고 사용된 입력 핀과 상기 INIT 속성 값을 찾은 후, 상기 LUT 비트스트림, 상기 사용된 입력 핀 및 상기 INIT 속성 값을 기반으로 진리표를 생성하는 논리식 변환부를 더 포함하는, LUT 정보 역공학 장치
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제5 항에 있어서,상기 논리식 변환부는,상기 진리표의 입력으로 사용될 입력 핀을 설정하고 출력으로 INIT 속성 값을 설정하여 상기 진리표를 생성한 뒤, 상기 진리표를 논리식으로 변환하여 해당 LUT 정보에 대한 역공학을 완료하는 것을 특징으로 하는, LUT 정보 역공학 장치
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제2 항에 있어서,상기 LUT 비트스트림 오프셋 DB 생성부는,상기 FPGA 비트스트림에서 추출된 구성 데이터 영역에서, 각 프레임에 16-bit 씩 각 LUT가 저장하는 64-bit 값의 오프셋을 찾아 상기 LUT 비트스트림 오프셋 DB를 생성하는 것을 특징으로 하는, LUT 정보 역공학 장치
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제2 항에 있어서,상기 입력 핀 비트 오프셋 DB 생성부는,24개의 입력 핀에 대해 모든 PIP를 확보하고, 구성 데이터(Configuration data)에서 각 PIP의 byteoffset, value를 수집하고, 상기 모든 PIP에 대하여 각각의 byteoffset, value에 대한 상기 입력 핀 비트 오프셋 DB를 구축하고,상기 입력 핀 비트 오프셋 DB는 Boolean equation으로의 역공학에 활용되는 것을 특징으로 하는, LUT 정보 역공학 장치
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