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제1 스테거드-코플라나형 듀얼-게이트 박막트랜지스터 및 제1 이중-스테거드 박막트랜지스터 중 어느 하나를 포함하는 제1 박막트랜지스터; 상기 제1 박막트랜지스터 상에 위치하고, 제3 이중-스테거드 듀얼게이트 박막트랜지스터를 포함하는 제3 박막트랜지스터; 및 제3 박막트랜지스터 상에 위치하고, 제2 스테거드-코플라나형 듀얼-게이트 박막트랜지스터 및 제2 이중-스테거드 박막트랜지스터 중 어느 하나를 포함하는 제2 박막트랜지스터;를 포함하는 논리 게이트이고,상기 제3 이중-스테거드 듀얼게이트 박막트랜지스터는 제3 바텀-게이트 전극;상기 제3 바텀-게이트 전극 상에 형성된 제3 바텀-게이트 유전체 층;상기 제3 바텀-게이트 유전체 층 상에 형성된 제3 바텀 반도체 층과, 상기 제3 바텀 반도체 층 상에 서로 이격되어 형성된 제3 소스 전극 및 제3 드레인 전극과, 상기 제3 소스 전극, 상기 제3 드레인 전극 및 상기 제3 바텀 반도체 층 상에 형성된 제3 탑 반도체 층으로 이루어진 적층체;상기 제3 탑 반도체 층 상에 형성된 제3 탑-게이트 유전체 층; 및상기 제3 탑-게이트 유전체 층 상에 형성된 제3 탑-게이트 전극;을 포함하는 것인, 논리 게이트
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제1항에 있어서,상기 제3 이중-스테거드 듀얼게이트 박막트랜지스터는 이중-스테거드(bi-staggered) 구조이고,상기 이중-스테거드 구조는 상기 제3 소스 전극 및 상기 제3 드레인 전극이 상기 제3 탑-게이트 유전체 층과 상기 제3 탑 반도체 층이 형성하는 제1 계면과 상기 제3 바텀-게이트 유전체 층과 상기 제3 바텀 반도체 층이 형성하는 제2 계면의 사이에 위치하는 것을 특징으로 하는 논리 게이트
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제1항에 있어서,상기 제3 이중-스테거드 듀얼게이트 박막트랜지스터는 이중-스테거드(bi-staggered) 구조이고,상기 이중-스테거드 구조는 상기 제3 탑-게이트 유전체 층과 상기 제3 탑 반도체 층이 형성하는 제1 계면 및 상기 제3 바텀-게이트 유전체 층과 상기 제3 바텀 반도체 층이 형성하는 제2 계면이 상기 제3 소스 전극 및 제3 상기 드레인 전극과 다른 평면에 위치하는 것을 특징으로 하는 논리 게이트
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제1항에 있어서,상기 제3 바텀 반도체 층 또는 제3 탑 반도체 층이 각각 독립적으로 유기 반도체 및 무기 반도체 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 논리 게이트
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제1항에 있어서,상기 제3 바텀-게이트 전극 또는 제3 탑-게이트 전극은 Al, Al-alloy, Mo, Mo-alloy, silver nanowire, gallium indium eutectic, 및 PEDOT;PSS로 이루어진 군에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 논리 게이트
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제1항에 있어서,상기 제3 소스 전극 또는 제3 드레인 전극은 Au, Al, Ag, Mg, Ca, Yb, Cs-ITO, Ti, Cr, Ni, graphene, carbon nano tube(CNT), PEDOT:PSS, 및 silver nanowire로 이루어진 군에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 논리 게이트
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제1항에 있어서,상기 제3 바텀-게이트 유전체 층 또는 제3 탑-게이트 유전체 층은 parylene, polydimethylsiloxane (PDMS), Cytop, Polystyrene (PS), poly(methyl methacrylate (PMMA), poly(vinyl pyrrolidone) (PVP), polyimide (PI), SiO2, Al2O3, HfO2, ZrO2, Y2O3 및 Ta2O5 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 논리 게이트
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제1항에 있어서,상기 제3 바텀 반도체 층 또는 제3 탑 반도체 층은 N형 유기반도체, P형 유기반도체 및 산화물 반도체 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 논리 게이트
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제1항에 있어서,상기 제1 박막트랜지스터가 제1 스테거드-코플라나형 듀얼-게이트 박막트랜지스터이고, 상기 제2 박막트랜지스터가 제2 스테거드-코플라나형 듀얼-게이트 박막트랜지스터인 것을 특징으로 하는 논리 게이트
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제11항에 있어서,상기 제1 스테거드-코플라나형 듀얼-게이트 박막트랜지스터가제1 바텀-게이트 전극;상기 제1 바텀-게이트 전극 상에 형성된 제1 바텀-게이트 유전체 층;상기 제1 바텀-게이트 유전체 층 상에 서로 이격되어 형성된 제1 소스 전극 및 제1 드레인 전극;상기 제1 바텀-게이트 유전체 층, 제1 소스 전극 및 제1 드레인 전극 상에 형성된 제1 반도체 층;상기 제1 반도체 층 상에 형성된 제1 탑-게이트 유전체 층; 및상기 제1 탑-게이트 유전체 층 상에 형성된 제1 탑-게이트 전극;을 포함하고,상기 제2 스테거드-코플라나형 듀얼-게이트 박막트랜지스터가제2 탑-게이트 전극;상기 제2 탑-게이트 전극 상에 형성된 제2 탑-게이트 유전체 층;상기 제2 탑-게이트 유전체 층 상에 형성된 제2 반도체 층;상기 제2 반도체 층 상에 서로 이격되어 형성된 제2 소스 전극 및 제2 드레인 전극;상기 제2 반도체 층, 제2 소스 전극 및 제2 드레인 전극 상에 형성된 제2 바텀-게이트 유전체 층; 및상기 제2 바텀-게이트 유전체 층 상에 형성된 제2 바텀-게이트 전극;을 포함하고, 상기 제1 탑-게이트 전극과 상기 제3 바텀-게이트 전극이 동일한 전극이고, 서로 동일한 공간을 공유하고,상기 제2 탑-게이트 전극과 상기 제3 탑-게이트 전극이 동일한 전극이고, 서로 동일한 공간을 공유하는 것을 특징으로 하는 논리 게이트
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제1항에 있어서,상기 제1 박막트랜지스터, 제3 박막트랜지스터 및 제2 박막트랜지스터가 서로 전기적으로 연결되는 것을 특징으로 하는 논리 게이트
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제1항에 있어서, 상기 제1 박막트랜지스터 및 제2 박막트랜지스터가 N형 트랜지스터 및 P형 트랜지스터 중 어느 하나이고, 상기 제3 박막트랜지스터가 N형 트랜지스터 및 P형 트랜지스터 중 나머지 하나인 것을 특징으로 하는 논리 게이트
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제14항에 있어서, 상기 제1 박막트랜지스터가 N형의 제1 스테거드-코플라나형 듀얼-게이트 박막트랜지스터이고,제2 박막트랜지스터가 N형의 제2 스테거드-코플라나형 듀얼-게이트 박막트랜지스터이고,상기 제3 박막트랜지스터가 P형의 제3 이중-스테거드 듀얼게이트 박막트랜지스터이고,상기 제3 이중-스테거드 듀얼게이트 박막트랜지스터의 소스전극이 전원에 전기적으로 연결되고,상기 제1 스테거드-코플라나형 듀얼-게이트 박막트랜지스터의 드레인 전극은 출력전극에 연결되고, 상기 제2 스테거드-코플라나형 듀얼-게이트 박막트랜지스터의 소스전극은 그라운드에 전기적으로 연결된 것을 특징으로 하는 논리 게이트
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16
제1항에 있어서,상기 논리 게이트가 NAND 논리 게이트 및 NOR 논리 게이트 중 선택된 어느 하나인 것을 특징으로 하는 논리 게이트
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제1항에 따른 논리 게이트를 단수 또는 복수개 포함하는 디지털 회로
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제17항에 있어서,상기 디지털 회로는 NOT, AND, NAND, OR, NOR, XOR 및 NXOR로 이루어진 군에서 선택된 어느 하나인 디지털 회로
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제1 스테거드-코플라나형 듀얼-게이트 박막트랜지스터 및 제1 이중-스테거드 박막트랜지스터 중 어느 하나를 포함하는 제1 박막트랜지스터를 형성하는 단계; 상기 제1 박막트랜지스터 상에, 제3 이중-스테거드 듀얼게이트 박막트랜지스터를 포함하는 제3 박막트랜지스터를 형성하는 단계; 및상기 제3 박막트랜지스터 상에 제2 스테거드-코플라나형 듀얼-게이트 박막트랜지스터 및 제2 이중-스테거드 박막트랜지스터 중 어느 하나를 포함하는 제2 박막트랜지스터를 제조하는 단계;를 포함하고,상기 제3 이중-스테거드 듀얼게이트 박막트랜지스터는 제3 바텀-게이트 전극;상기 제3 바텀-게이트 전극 상에 형성된 제3 바텀-게이트 유전체 층;상기 제3 바텀-게이트 유전체 층 상에 형성된 제3 바텀 반도체 층과, 상기 제3 바텀 반도체 층 상에 서로 이격되어 형성된 제3 소스 전극 및 제3 드레인 전극과, 상기 제3 소스 전극, 상기 제3 드레인 전극 및 상기 제3 바텀 반도체 층 상에 형성된 제3 탑 반도체 층으로 이루어진 적층체;상기 제3 탑 반도체 층 상에 형성된 제3 탑-게이트 유전체 층; 및상기 제3 탑-게이트 유전체 층 상에 형성된 제3 탑-게이트 전극;을 포함하는 것인, 논리 게이트의 제조방법
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