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기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제1 소스 전극과 제1 드레인 전극을 포함하는 공핍형 트랜지스터;상기 기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제2 소스 전극과 제2 드레인 전극을 포함하는 제1 증가형 트랜지스터; 상기 기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제3 소스 전극과 제3 드레인 전극을 포함하는 제2 증가형 트랜지스터; 및상기 전극들을 전기적으로 연결하는 배선부;를 포함하고,상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성되고,상기 제3 소스 전극과 상기 제3 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 크고, 상기 제2 전극 물질과 문턱 전압이 상이한 제3 전극 물질로 형성되고, 상기 제1 전극 물질은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 타이타늄(Ti), 텡스텐(W), 또는 몰리브덴(Mo) 중 적어도 한 종류의 원소로 형성되고, 상기 제2 전극 물질은 산화 인듐-주석(In-SnO)으로 형성되고, 상기 제3 전극 물질은 산화 인듐-실리콘(In-SiO)으로 형성되는 것을 특징으로 하는 전극가변 박막 트랜지스터 논리회로
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제6항에 있어서,상기 채널층은 비정질 X-Y-ZnO 박막으로 형성되고, 상기 X는 갈륨(Ga), 지르코늄(Zr), 하프늄(Hf), 실리콘(Si), 티타늄(Ti), 알루미늄(Al), 마그네슘(Mg) 또는 구리(Cu) 중 적어도 하나 또는 그 조합으로 구성되고, 상기 Y는 인듐(In), 또는 주석(Sn) 중 적어도 하나 또는 그 조합으로 구성되고, 상기 X 및 상기 Y는 0
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제6항에 있어서,상기 공핍형 트랜지스터는 상기 기판과 상기 채널층 사이에 제1 게이트 전극과 게이트 절연막을 더 포함하고, 상기 제1 증가형 트랜지스터는 상기 기판과 상기 채널층 사이에 제2 게이트 전극과 게이트 절연막을 더 포함하고, 상기 제2 증가형 트랜지스터는 상기 기판과 상기 채널층 사이에 제3 게이트 전극과 게이트 절연막을 더 포함하여 구성되는 것을 특징으로 하는 전극가변 박막 트랜지스터 논리회로
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제9항에 있어서, 상기 배선부는, 상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극, 상기 제1 소스 전극, 상기 제2 드레인 전극을 출력 단자와 연결하고, 상기 제2 소스 전극와 상기 제3 드레인 전극을 연결하고, 상기 제3 소스 전극과 그라운드를 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 연결하여, NAND 논리회로를 형성하는 것을 특징으로 하는 전극가변 박막 트랜지스터 논리회로
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제9항에 있어서,상기 배선부는, 상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극을 상기 제1 소스 전극, 상기 제2 드레인 전극, 상기 제3 드레인 전극, 출력 단자와 연결하고, 상기 제2 소스 전극, 상기 제3 소스 전극을 그라운드와 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 연결하여, NOR 논리회로를 형성하는 것을 특징으로 하는 전극가변 박막 트랜지스터 논리회로
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기판 상에 제1, 제2, 제3 게이트 전극을 형성하는 단계;상기 제1, 제2, 제3 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2, 제3 채널층을 형성하는 단계;상기 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극, 상기 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극과, 상기 제3 채널층 상에 제3 소스 전극과 제3 드레인 전극을 형성하는 단계; 및상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극, 상기 제1 소스 전극, 상기 제2 드레인 전극을 출력 단자와 연결하고, 상기 제2 소스 전극와 상기 제3 드레인 전극을 연결하고, 상기 제3 소스 전극과 그라운드를 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 전기적으로 연결하는 단계;를 포함하고,상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성되고, 상기 제3 소스 전극과 상기 제3 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 크고, 상기 제2 전극 물질과 문턱 전압이 상이한 제3 전극 물질로 형성되는 것을 특징으로 하는 전극가변 박막 트랜지스터 NAND 논리회로 제조방법
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기판 상에 제1, 제2, 제3 게이트 전극을 형성하는 단계;상기 제1, 제2, 제3 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2, 제3 채널층을 형성하는 단계;상기 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극, 상기 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극과, 상기 제3 채널층 상에 제3 소스 전극과 제3 드레인 전극을 형성하는 단계; 및상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극을 상기 제1 소스 전극, 상기 제2 드레인 전극, 상기 제3 드레인 전극, 출력 단자와 연결하고, 상기 제2 소스 전극, 상기 제3 소스 전극을 그라운드와 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 전기적으로 연결하는 단계;를 포함하고,상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성되고, 상기 제3 소스 전극과 상기 제3 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 크고, 상기 제2 전극 물질과 문턱 전압이 상이한 제3 전극 물질로 형성되는 것을 특징으로 하는 전극가변 박막 트랜지스터 NOR 논리회로 제조방법
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