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가상 데드라인 위반 없이 프로세서의 반응성을 개선하기 위한 태스크 스케줄링 방법

  • 기술번호 : KST2019015850
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 가상 데드라인 (virtual deadline, VD) 위반 문제가 발생할 태스크를 우선적으로 처리하기 위한 지표인 VL (Virtual Laxity)을 VD와 함께 사용하여 멀티 코어 환경에서도 VD 위반 문제없이 태스크 스케줄링 알고리즘의 복잡도를 줄여 프로세서의 반응성을 높이기 위한 태스크 스케줄링 방법에 관한 것으로서, 태스크 스케줄링이 시작되면 스케줄링 대기열에 VD 위반 문제가 발생할 태스크가 있는지 확인하는 단계와 상기 확인 결과, VD 위반 문제가 발생할 태스크가 있을 경우 해당 태스크를 먼저 수행하는 단계; 및 상기 확인 결과, VD 위반 문제가 발생할 태스크가 없을 경우 가장 빠른 VD의 태스크를 먼저 수행하는 단계를 포함하여, 가상 데드라인 위반 없이 프로세서의 반응성을 개선하기 위한 태스크 스케줄링 방법을 구현한다.
Int. CL G06F 9/48 (2018.01.01)
CPC G06F 9/4887(2013.01)
출원번호/일자 1020180013116 (2018.02.01)
출원인 충남대학교산학협력단
등록번호/일자
공개번호/일자 10-2019-0093455 (2019.08.09) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2018.02.01)
심사청구항수 1

출원인

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번호 이름 국적 주소
1 충남대학교산학협력단 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 최성림 대전광역시 서구
2 조수환 충청남도 아산시
3 박종현 대전광역시 서구
4 남병규 대전광역시 서구

대리인

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번호 이름 국적 주소
1 특허법인 웰 대한민국 서울특별시 서초구 방배로**길*, *~*층(방배동)

최종권리자

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번호 이름 국적 주소
1 충남대학교산학협력단 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2018.02.01 수리 (Accepted) 1-1-2018-0117873-66
2 선행기술조사의뢰서
Request for Prior Art Search
2018.11.09 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2018.12.19 발송처리완료 (Completion of Transmission) 9-6-2019-0005280-13
4 의견제출통지서
Notification of reason for refusal
2019.02.01 발송처리완료 (Completion of Transmission) 9-5-2019-0081386-35
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2019.03.21 수리 (Accepted) 1-1-2019-0293688-33
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2019.03.21 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2019-0293689-89
7 등록결정서
Decision to grant
2019.08.09 발송처리완료 (Completion of Transmission) 9-5-2019-0575726-64
8 [명세서등 보정]보정서(심사관 직권보정)
2019.09.23 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2019-5029887-81
9 [출원서 등 보정]보정서
[Amendment to Patent Application, etc.] Amendment
2019.11.08 수리 (Accepted) 1-1-2019-1148545-80
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번호 청구항
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가상 데드라인 위반 없이 프로세서의 반응성을 향상시키기 위한 BF 스케줄러(Brute-Force Scheduler)에서의 태스크 스케줄링 방법으로서,(a) 상기 BF 스케줄러에서 태스크 스케줄링이 시작되면 스케줄링 대기열에 가상 데드라인(VD) 위반 문제가 발생할 태스크가 있는지 확인하는 단계;(b) 상기 BF 스케줄러에서 상기 (a)단계의 확인 결과, 가상 데드라인(VD) 위반 문제가 발생할 태스크가 있을 경우, EVDZL(Earliest Virtual Deadline Zero Laxity) 기반 태스크 스케줄링을 이용하여 해당 태스크를 먼저 처리하여 VD 위반을 회피하는 단계; 및(c) 상기 BF 스케줄러에서 상기 (a)단계의 확인 결과, VD 위반 문제가 발생할 태스크가 없을 경우 가장 빠른 VD의 태스크를 먼저 수행하는 단계를 포함하고,상기 EVDZL(Earliest Virtual Deadline Zero Laxity) 기반 태스크 스케줄링은 스케줄링 알고리즘의 복잡도를 줄이기 위한 가상 데드라인(virtual deadline, VD)과 VD 위반 문제가 발생할 태스크를 우선적으로 처리하기 위한 지표인 VL(Virtual Laxity)을 함께 사용하여 VD 위반 문제없이 태스크 스케줄러의 복잡도를 줄이며,상기 EVDZL 기반 태스크 스케줄링 알고리즘의 VL은 하기의 수학식을 이용하여 구현하는 것을 특징으로 하는 가상 데드라인 위반 없이 프로세서의 반응성을 개선하기 위한 태스크 스케줄링방법
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패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 산업통상자원부 서경대학교 산업기술혁신사업 딥러닝 기반 상황인식용 임베디드 GP-GPU기술 개발