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PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 CMOS 회로를 포함하되, 온도의 증가에 따라 입력과 출력 사이의 지연 시간이 감소하기 위한 구동 전압으로 동작하는 반도체 회로;온도의 변화에 따른, 상기 PMOS 트랜지스터의 제1 소스-드레인 전류 및 상기 NMOS 트랜지스터의 제2 소스-드레인 전류 사이의 제1 차이에 기초하여, 상기 CMOS 회로의 오동작을 판단하는 컨트롤러; 및상기 컨트롤러의 상기 판단에 기초하여, 상기 PMOS 트랜지스터 또는 상기 NMOS 트랜지스터에 인가되는 바디-바이어스 전압을 생성하거나 조절하는 전압 생성기를 포함하는 반도체 장치
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제1 항에 있어서,상기 컨트롤러는,특성 테이블 및 오동작 기준 테이블을 참조하여 상기 오동작을 판단하되,상기 특성 테이블은 상기 반도체 회로의 동작 조건의 변화에 따른, 상기 제1 소스-드레인 전류의 크기 및 상기 제2 소스-드레인 전류의 크기에 대한 정보를 포함하고,상기 오동작 기준 테이블은 상기 오동작을 판단하기 위한, 상기 제1 차이의 임계 값에 대한 정보를 포함하는 반도체 장치
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제2 항에 있어서,상기 컨트롤러는,상기 오동작 기준 테이블을 참조하여 상기 제1 차이가 상기 임계 값보다 큰지 판단하고,상기 제1 차이가 상기 임계 값보다 큰 경우, 상기 특성 테이블을 참조하여 바디-바이어스 제어 신호를 상기 전압 생성기에 제공하는 반도체 장치
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제2 항에 있어서,상기 동작 조건은,상기 반도체 회로의 온도, 상기 반도체 회로의 구동 전압, 상기 CMOS 회로에 인가되는 클럭 신호의 크기, 또는 상기 PMOS 트랜지스터 또는 상기 NMOS 트랜지스터의 채널 폭을 포함하는 반도체 장치
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제1 항에 있어서,상기 전압 생성기는,상기 온도의 증가에 따라, 상기 제1 차이가 임계 값보다 큰 경우, 상기 NMOS 트랜지스터에 인가되는 바디-바이어스 전압을 증가시키는 반도체 장치
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제1 항에 있어서,상기 전압 생성기는,상기 온도의 증가에 따라, 상기 제1 차이가 임계 값보다 큰 경우, 상기 PMOS 트랜지스터에 인가되는 바디-바이어스 전압을 증가시키는 반도체 장치
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제1 항에 있어서,상기 반도체 회로는,상기 PMOS 트랜지스터 또는 상기 NMOS 트랜지스터와 다른 채널 폭을 갖는, MOS 트랜지스터를 포함하는 스페어 회로를 더 포함하고,상기 컨트롤러는,상기 바디-바이어스 전압이 인가된 상기 CMOS 회로의 오동작을 더 판단하고, 상기 CMOS 회로가 오동작으로 판단되는 경우, 상기 PMOS 트랜지스터 또는 상기 NMOS 트랜지스터를 상기 스페어 회로로 대체하는 반도체 장치
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제7 항에 있어서,상기 컨트롤러는,상기 바디-바이어스 전압이 인가됨에 따른, 상기 PMOS 트랜지스터의 제3 소스-드레인 전류 및 상기 NMOS 트랜지스터의 제4 소스-드레인 전류 사이의 제2 차이와 임계 값을 비교하고,상기 제2 차이가 상기 임계 값보다 큰 경우, 상기 PMOS 트랜지스터 또는 상기 NMOS 트랜지스터를 상기 스페어 회로로 대체하는 반도체 장치
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제1 항에 있어서,상기 컨트롤러는,상기 반도체 회로는,상기 PMOS 트랜지스터 또는 상기 NMOS 트랜지스터와 다른 채널 폭을 갖는 MOS 트랜지스터를 포함하는 스페어 회로를 더 포함하고,상기 컨트롤러는,상기 바디-바이어스 전압이 기준 바이어스 전압보다 큰 경우, 상기 PMOS 트랜지스터 또는 상기 NMOS 트랜지스터를 상기 스페어 회로로 대체하는 반도체 장치
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CMOS 회로를 포함하는 반도체 장치의 동작 방법에 있어서,온도의 증가에 따라 입력과 출력 사이의 지연 시간이 감소하기 위한 구동 전압으로 동작하는 상기 CMOS 회로에 게이트 전압을 인가하는 단계;온도의 변화에 따른, 상기 CMOS 회로의 PMOS 트랜지스터에 흐르는 제1 소스-드레인 전류 및 상기 CMOS 회로의 NMOS 트랜지스터에 흐르는 제2 소스-드레인 전류 사이의 차이를 측정하는 단계;상기 차이에 기초하여, 상기 CMOS 회로의 오동작을 판단하는 단계; 및상기 CMOS 회로가 오동작으로 판단되는 경우, 상기 PMOS 트랜지스터 또는 상기 NMOS 트랜지스터에 바디-바이어스 전압을 인가하는 단계를 포함하는 방법
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제10 항에 있어서,상기 CMOS 회로의 오동작을 판단하는 단계는,상기 차이와 임계 값을 비교하는 단계; 및상기 차이가 상기 임계 값보다 큰 경우, 상기 바디-바이어스 전압을 조절하기 위한 바디-바이어스 제어 신호를 생성하는 단계를 포함하는 방법
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제11 항에 있어서,상기 차이와 임계 값을 비교하는 단계는,상기 반도체 회로의 종류에 따른 임계 값 정보를 포함하는 오동작 기준 테이블을 참조하여, 상기 임계 값을 추출하는 단계; 및상기 차이가 상기 추출된 임계 값보다 큰지 판단하는 단계를 포함하는 방법
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제11 항에 있어서,상기 바디-바이어스 제어 신호를 생성하는 단계는,상기 반도체 회로의 동작 조건에 따른 상기 PMOS에 흐르는 소스-드레인 전류의 크기 및 상기 NMOS에 흐르는 소스-드레인 전류의 크기에 대한 정보를 포함하는 특성 테이블을 참조하여, 상기 차이를 상기 임계 값 이하로 낮추기 위한 바디-바이어스 전압 레벨을 추출하는 단계를 포함하는 방법
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제10 항에 있어서,상기 바디-바이어스 전압이 인가된 상기 CMOS 회로의 오동작을 다시 판단하는 단계;상기 CMOS 회로가 오동작으로 판단되는 경우, 상기 PMOS 트랜지스터 또는 상기 NMOS 트랜지스터를 스페어 회로로 대체하는 단계를 더 포함하되,상기 스페어 회로는 상기 PMOS 트랜지스터 또는 상기 NMOS 트랜지스터와 다른 채널 폭을 갖는 MOS 트랜지스터를 포함하는 방법
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제10 항에 있어서,상기 게이트 전압은 클럭 주파수에 따라 서로 다른 제1 전압 레벨 및 제2 전압 레벨이 반복되는 클럭 신호이고,상기 제1 소스-드레인 전류는 상기 PMOS 트랜지스터의 게이트 단자에 상기 제1 전압 레벨이 인가될 때, 상기 PMOS 트랜지스터에 흐르는 소스-드레인 전류이고,상기 제2 소스-드레인 전류는 상기 NMOS 트랜지스터의 게이트 단자에 상기 제2 전압 레벨이 인가될 때, 상기 NMOS 트랜지스터에 흐르는 소스-드레인 전류인 방법
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제10 항에 있어서,상기 CMOS 회로에 상기 게이트 전압을 인가하기 이전에, 상기 CMOS 회로의 오동작을 판단하기 위한 정보를 생성하는 단계를 더 포함하고,상기 CMOS 회로의 오동작을 판단하기 위한 정보를 생성하는 단계는,상기 반도체 회로의 동작 조건에 따른 상기 PMOS에 흐르는 소스-드레인 전류의 크기 및 상기 NMOS에 흐르는 소스-드레인 전류의 크기에 대한 정보를 포함하는 특성 테이블을 생성하는 단계; 및상기 반도체 회로의 종류에 따른 임계 값 정보를 포함하는 오동작 기준 테이블을 생성하는 단계를 더 포함하는 방법
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